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| 講演抄録／キーワード | ||
| 講演名 | 2008-12-12 13:45 ビアプログラマブルデバイスVPEXのロジックエレメント改良による面積削減と高性能化 ○西本智広・川原崎正英・長谷川英司・寺川知宏・藤野 毅（立命館大）  ICD2008-122 |
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| 抄録 | （和） | われわれは，複合EXOR論理ゲートとインバータより構成されるロジックエレメント（LE）を用いた，ビアプログラマブルデバイスVPEX（Via Programmable logic using EXclusive or array）の研究を行ってきた．VPEXでは，LE中の第１ビアのレイアウトを変更することで，2入力AND,OR,EXOR等「すべての２入力１出力論理」を含む12種類の論理ゲートが実現でき，LE間の配線を第３ビアでプログラムすることで，さまざまな組み合わせ論理回路を構成することができる．また４つのLEを組み合わせてReset付Dフリップフロップ（DFF）を構成でき，これを用いて順序回路も実現できる．今回，1つのLEに含まれる論理ゲートを改良することで，LE単体の面積を増加させることなく，２つのLEでDFFを構成できるように改良を行った．本改良により，特にDFFを多用する順序回路においては，20%程度の回路面積削減を実現した．あわせて，LEを構成する論理ゲートのトランジスタサイズを最適化したことで，ゲート遅延を削減し高性能化も実現できたので報告する． |
| （英） | We have been studied the via-programmable device (Via Programmable logic using EXclusive or array) whose logic element consist of the combination of complex-gate-type EXOR gate and Inverter. 12 kinds of logic functions including all two-input and one-output functions can be programmed by changing via-1 layout. Various kinds of combination logics are configured by changing via-3 layout which controls the connection between LEs. D-Flipflops (DFFs) can be realized by using 4 LEs, so sequential-logic is also programmed in the VPEX LE array. In this study, we improved the elements of LE and DFFs can be realized by using only 2 LEs without increasing area of each LE. The chip-area of the DFFs-rich circuits are decreased by 20 % due to this improvement. Furthermore, the gate delay of LE is decreased by optimizing transistor size. | |
| キーワード | （和） | ビアプログラマブルロジック / 電子ビーム描画 / Exclusive-OR / ストラクチャードASIC / / / / |
| （英） | Via-programmable logic / EB direct writing / Exclusive-OR / structured ASIC / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 347, ICD2008-122, pp. 101-106, 2008年12月. | |
| 資料番号 | ICD2008-122 | |
| 発行日 | 2008-12-04 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2008-122 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2008-12-11 - 2008-12-12 |
| 開催地（和） | 東工大（大岡山）国際交流会館 |
| 開催地（英） | Tokyo Inst. Tech., Ohokayama Campus, Kokusa-Kouryu-Kaikan |
| テーマ（和） | 学生・若手研究会 |
| テーマ（英） | Workshop for Graduate Student and Young Researchers |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2008-12-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアプログラマブルデバイスVPEXのロジックエレメント改良による面積削減と高性能化 |
| サブタイトル（和） | |
| タイトル（英） | Improvement of Logic Element used in Via programmable logic device VPEX |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビアプログラマブルロジック / Via-programmable logic |
| キーワード(2)（和/英） | 電子ビーム描画 / EB direct writing |
| キーワード(3)（和/英） | Exclusive-OR / Exclusive-OR |
| キーワード(4)（和/英） | ストラクチャードASIC / structured ASIC |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 西本 智広 / Tomohiro Nishimoto / ニシモト トモヒロ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ) |
| 第2著者 氏名（和/英/ヨミ） | 川原崎 正英 / Masahide Kawarasaki / カワラサキ マサヒデ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ) |
| 第3著者 氏名（和/英/ヨミ） | 長谷川 英司 / Eiji Hasegawa / ハセガワ エイジ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ) |
| 第4著者 氏名（和/英/ヨミ） | 寺川 知宏 / Tomohiro Terakawa / テラカワ トモヒロ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ) |
| 第5著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / フジノ タケシ |
| 第5著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumei Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-12-12 13:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2008-122 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.347 |
| ページ範囲 | pp.101-106 |
| ページ数 | 6 |
| 発行日 | 2008-12-04 (ICD) |
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