| 講演抄録／キーワード |
| 講演名 |
2009-01-29 14:10
FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法
○高田大河・松永裕介（九大） |
| 抄録 |
（和） |
本稿では，LUT 型 FPGA 向けテクノロジ・マッピングにおいて，深さ最小なネットワークの生成を目的とした効率的なカット列挙手法を提案する．カットの数はカットのサイズに対して指数的に増加するため，サイズが大きいカットの全列挙には時間がかかる．提案手法は，深さ最小なネットワークの生成を保証しつつ，限られたカットのみを列挙することによって，既存手法よりも高速にカットの列挙を行う．カットのサイズを$8$および$9$とした実験の結果，提案手法はボトムアップ型の全列挙手法と比べてそれぞれ$6$倍および$16$倍，トップダウン型の全列挙手法と比べて$2$倍の早さでカットを列挙した．全てのカットを用いて生成したネットワークの段数と提案手法で列挙したカットを用いて生成したネットワークの段数は等しい．また，全てのカットを用いて生成したネットワークのLUT数と比較して，提案手法で列挙したカットを用いて生成したネットワークのLUT数はわずかに$4$\%ほど大きかった． |
| （英） |
This paper presents a top-down cut enumeration for depth-minimum technology mapping for LUT-based FPGAs. Enumerating all cuts with large size consumes long run-time because the number of cuts increases with the size of cuts. The proposed algorithm enumerates partial cuts with a guarantee that a depth-minimum network can be constructed, and runs faster than enumerating all cuts. The experimental results show that the proposed algorithm runs about $6$ times and $16$ times faster than bottom-up exhaustive enumeration for $K=8, 9$, respectively. The proposed algorithm also runs about $2$ times faster than top-down exhaustive enumeration for $K=8, 9$, respectively. Area of network derived by the set of cuts enumerated by the proposed algorithm is only $4$ \% larger than that derived by exhaustive enumeration on average, and the depth is the same. |
| キーワード |
（和） |
再構成可能システム / FPGA / テクノロジ・マッピング / カット列挙 / / / / |
| （英） |
Reconfigurable system / FPGA / technology mapping / cut enueration / / / / |
| 文献情報 |
信学技報, vol. 108, pp. 57-62, 2009年1月. |
| 資料番号 |
|
| 発行日 |
2009-01-22 (VLD, CPSY, RECONF) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
VLD CPSY RECONF IPSJ-SLDM |
| 開催期間 |
2009-01-29 - 2009-01-30 |
| 開催地（和） |
慶応義塾大学(日吉) |
| 開催地（英） |
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| テーマ（和） |
FPGA応用および一般 |
| テーマ（英） |
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| 講演論文情報の詳細 |
| 申込み研究会 |
IPSJ-SLDM |
| 会議コード |
2009-01-VLD-CPSY-RECONF-SLDM |
| 本文の言語 |
日本語 |
| タイトル（和） |
FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法 |
| サブタイトル（和） |
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| タイトル（英） |
An Efficient Cut Enumeration for Depth-Optimum Technology Mapping for LUT-based FPGAs |
| サブタイトル（英） |
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| キーワード(1)（和/英） |
再構成可能システム / Reconfigurable system |
| キーワード(2)（和/英） |
FPGA / FPGA |
| キーワード(3)（和/英） |
テクノロジ・マッピング / technology mapping |
| キーワード(4)（和/英） |
カット列挙 / cut enueration |
| キーワード(5)（和/英） |
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| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
高田 大河 / Taiga Takata / タカタ タイガ |
| 第1著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第2著者 氏名（和/英/ヨミ） |
松永 裕介 / Yusuke Matsunaga / マツナガ ユウスケ |
| 第2著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第3著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2009-01-29 14:10:00 |
| 発表時間 |
25分 |
| 申込先研究会 |
IPSJ-SLDM |
| 資料番号 |
VLD2008-101, CPSY2008-63, RECONF2008-65 |
| 巻番号（vol） |
vol.108 |
| 号番号（no） |
no.412(VLD), no.413(CPSY), no.414(RECONF) |
| ページ範囲 |
pp.57-62 |
| ページ数 |
6 |
| 発行日 |
2009-01-22 (VLD, CPSY, RECONF) |
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