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| 講演抄録／キーワード | ||
| 講演名 | 2009-02-16 10:25 スキャンテストにおけるテスト不可能故障の検出を削減するためのテスト生成法 吉村正義（九大）・○小河宏志（日大）・大森悠翔（富士通マイクロエレクトロニクス）・細川利典（日大）・山崎浩二（明大）  DC2008-69 |
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| 抄録 | （和） | スキャンテストは，VLSIのテスト方式として広く普及しているが，回路構造の情報のみを利用したテスト法で，シフト動作によって回路を無効状態に遷移させてテストする場合がある．したがって，スキャンテストは過剰テストを行っていると考えられる．過剰テストの弊害としては，歩留まり損失の発生やテストパターン数の増加が挙げられる．スキャンテストで発生する過剰テストを抑制するために，キャプチャモード時のサイクル数がkであるkサイクルキャプチャテストが提案されているが，テスト実行時間が長くなるという課題を有していた．その解決策として本稿では，kサイクルキャプチャ縮退故障テスト生成に基づき，過剰テストを抑制しつつ，kサイクルキャプチャ縮退故障テスト生成で生成したテストパターンから，実際のテスト実行に用いるテストパターンを選択する方法を提案する．またテスト不可能故障と判定された故障を検出する数を削減することも目的としている． |
| （英） | Scan testing is one of the most popular test method fo VLSIs. In this test, only information of the circuit structure is used, the circuit might be transferred to invalid state by the shift operations and be tested. Therefore, it is considered that scan testing is over testing. Over testing causes yield loss and the increase in number of test patterns. K cycle capture testing was proposed to decrease over testing. However, the test application time is long. In this paper, we propose a test pattern selection method for test application based on k cycle capture stuck-at test generation to reduce test application time. Our method also aim to reduce the number of detected untestable faults. | |
| キーワード | （和） | 過剰テスト / 順序回路テスト生成 / kサイクルキャプチャテスト / テスト実行用テストパターン選択 / / / / |
| （英） | Over testing / Sequential circuit test generation / k-cycle capture test / Test pattern selection for test application / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 431, DC2008-69, pp. 7-12, 2009年2月. | |
| 資料番号 | DC2008-69 | |
| 発行日 | 2009-02-09 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2008-69 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2009-02-16 - 2009-02-16 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2009-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | スキャンテストにおけるテスト不可能故障の検出を削減するためのテスト生成法 |
| サブタイトル（和） | |
| タイトル（英） | A test pattern generation method to reduce the number of detected untestable faults on scan testing |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 過剰テスト / Over testing |
| キーワード(2)（和/英） | 順序回路テスト生成 / Sequential circuit test generation |
| キーワード(3)（和/英） | kサイクルキャプチャテスト / k-cycle capture test |
| キーワード(4)（和/英） | テスト実行用テストパターン選択 / Test pattern selection for test application |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 吉村 正義 / Masayoshi Yoshimura / ヨシムラ マサヨシ |
| 第1著者 所属（和/英） | 九州大学 (略称： 九大) Kyusyu University (略称： Kyusyu Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 小河 宏志 / Hiroshi Ogawa / オガワ ヒロシ |
| 第2著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 大森 悠翔 / Yusyo Omori / オオモリ ユウショウ |
| 第3著者 所属（和/英） | 富士通マイクロエレクトロニクス (略称： 富士通マイクロエレクトロニクス) Fujitsu Microelectronics (略称： Fujitsu Microelectronics) |
| 第4著者 氏名（和/英/ヨミ） | 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ |
| 第4著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 山崎 浩二 / Koji Yamazaki / ヤマザキ コウジ |
| 第5著者 所属（和/英） | 明治大学 (略称： 明大) Meizi University (略称： Meizi Univ.) |
| 講演者 | 第2著者 |
| 発表日時 | 2009-02-16 10:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2008-69 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.431 |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2009-02-09 (DC) |
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