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| 講演抄録／キーワード | ||
| 講演名 | 2009-03-12 14:15 リンク長及びレイテンシ制約下でのネットワークオンチップのトポロジ自動生成 ○谷田英生（東大）・吉田浩章（東大/JST）・松本剛史（東大）・藤田昌宏（東大/JST）  VLD2008-148 |
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| 抄録 | （和） | 半導体プロセスの微細化に伴い，SoCの性能はよりインターコネクトの性能に影響される部分が大きくなっている．多くのNoC （ネットワークオンチップ）のアーキテクチャが提案されているが，自動的にアプリケーションに応じた最適なNoCを決定しその上に機能ブロックを配置することは，実現されていない．本稿は，アプリケーションの通信要求に応じて，自動的に各機能ブロックを配置し，NoCトポロジを生成する手法を提案する．問題を整数線形計画法により定式化した従来手法は，消費電力・面積の最適化を実現したが，動作周波数に影響を与える一ホップあたりのリンク長，および，レイテンシの保証を実現していなかった．提案手法は，各機能ブロックを配置する際に低レイテンシで通信する機能ブロック間の距離に，NoCトポロジの生成の際に接続する機能ブロック・スイッチ間距離に制約を加え，それらの性能が保証された設計の生成を実現する． |
| （英） | With wire delay becoming dominant compared to transistor delay in deep-submicron era, the performance of SoC is more affected by interconnect. Although many NoC (Network-on-Chip) architectures which improve interconnect performance are proposed, automatically finding the most efficient one for a given application and mapping the function blocks onto it, is still an open issue. This paper proposes a method for generating a custom NoC which meets communication link-length and latency requirements. Additional constraint for floor-planning and interconnect architecture generation, to existing integer-linear-programming-based approach, enables link-length and latency requirement to be met in the generated NoC architecture. | |
| キーワード | （和） | ネットワークオンチップ / 整数線形計画法 / 性能保証 / フロアプランニング / / / / |
| （英） | Network-on-Chip / linear programming / guaranteed performance / floor planning / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 478, VLD2008-148, pp. 129-134, 2009年3月. | |
| 資料番号 | VLD2008-148 | |
| 発行日 | 2009-03-04 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2008-148 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2009-03-11 - 2009-03-13 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for a System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | リンク長及びレイテンシ制約下でのネットワークオンチップのトポロジ自動生成 |
| サブタイトル（和） | |
| タイトル（英） | Automatic generation of Network-on-Chip topology under link length and latency constraint |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network-on-Chip |
| キーワード(2)（和/英） | 整数線形計画法 / linear programming |
| キーワード(3)（和/英） | 性能保証 / guaranteed performance |
| キーワード(4)（和/英） | フロアプランニング / floor planning |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 谷田 英生 / Hideo Tanida / タニダ ヒデオ |
| 第1著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo) |
| 第2著者 氏名（和/英/ヨミ） | 吉田 浩章 / Hiroaki Yoshida / ヨシダ ヒロアキ |
| 第2著者 所属（和/英） | 東京大学/JST-CREST (略称： 東大/JST) The University of Tokyo/JST-CREST (略称： Univ. of Tokyo/JST-CREST) |
| 第3著者 氏名（和/英/ヨミ） | 松本 剛史 / Takeshi Matsumoto / マツモト タケシ |
| 第3著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo) |
| 第4著者 氏名（和/英/ヨミ） | 藤田 昌宏 / Masahiro Fujita / フジタ マサヒロ |
| 第4著者 所属（和/英） | 東京大学/JST-CREST (略称： 東大/JST) The University of Tokyo/JST-CREST (略称： Univ. of Tokyo/JST-CREST) |
| 講演者 | 第1著者 |
| 発表日時 | 2009-03-12 14:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2008-148 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.478 |
| ページ範囲 | pp.129-134 |
| ページ数 | 6 |
| 発行日 | 2009-03-04 (VLD) |
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