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講演抄録/キーワード
講演名 2009-09-18 13:35
LEDR/4相2線プロトコルコンバータを用いた非同期FPGAの構成
石原翔太小松与志也張山昌論亀山充隆東北大RECONF2009-36
抄録 (和) 本稿は4相2線方式とLEDR方式を組み合わせた非同期ハイブリッドFPGAを提案する.演算回路において,小面積性を実現するため4相2線方式を採用する.一方,接続素子を用いるデータ転送において,高スループット性および低消費電力性を実現するためLEDR方式を採用する.トランジスタレベルに最適化されたプロトコルコンバータについても提案する.提案FPGAは90nm CMOSルールを用いて設計し,評価を行った.4相2線方式に基づくFPGAと比べ,ほぼ同じトランジスタ数で,スループットを45\%向上させ,消費電力を36\%削減できた.LEDR方式に基づくFPGAと比べ,ほぼ同じ消費電力で,トランジスタ数を35\%削減できた. 
(英) This paper presents an asynchronous FPGA that combines the 4-phase dual-rail encoding and the Level-Encoded Dual-Rail (LEDR) encoding. The 4-phase dual-rail encoding is employed to achieve small area for function units, while the LEDR encoding is employed to achieve high throughput and low power for the data transfer using programmable interconnection resources. Area-efficient protocol converters are also proposed in transistor-level optimization. The proposed architecture is designed using a 90nm CMOS process. Compared to the 4-phase-dual-rail-based FPGA, the throughput and the power consumption are respectively by 45\% higher and by 36\% lower with almost the same transisitor count. Compared to the LEDR-based FPGA, the transistor count is by 35\% lower with almost the same power consumption.
キーワード (和) リコンフィギャラブルVLSI / フィールドプログラマブルVLSI / LEDR方式 / 4相2線方式 / 自己同期アーキテクチャ / / /  
(英) Reconfigurable VLSI / Field-programmable VLSI / LEDR (Level-Encoded Dual-Rail) encoding / 4-phase dual-rail encoding / Self-timed architecture / / /  
文献情報 信学技報, vol. 109, no. 198, RECONF2009-36, pp. 103-108, 2009年9月.
資料番号 RECONF2009-36 
発行日 2009-09-10 (RECONF) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード RECONF2009-36

研究会情報
研究会 RECONF  
開催期間 2009-09-17 - 2009-09-18 
開催地(和) 宇都宮大学 
開催地(英) Utsunomiya Univ. 
テーマ(和) リコンフィギャラブルシステム,一般 
テーマ(英) Reconfigurable Sysytems, etc. 
講演論文情報の詳細
申込み研究会 RECONF 
会議コード 2009-09-RECONF 
本文の言語 日本語 
タイトル(和) LEDR/4相2線プロトコルコンバータを用いた非同期FPGAの構成 
サブタイトル(和)  
タイトル(英) An Asynchronous FPGA Using LEDR/4-Phase-Dual-Rail Protocol Converters 
サブタイトル(英)  
キーワード(1)(和/英) リコンフィギャラブルVLSI / Reconfigurable VLSI  
キーワード(2)(和/英) フィールドプログラマブルVLSI / Field-programmable VLSI  
キーワード(3)(和/英) LEDR方式 / LEDR (Level-Encoded Dual-Rail) encoding  
キーワード(4)(和/英) 4相2線方式 / 4-phase dual-rail encoding  
キーワード(5)(和/英) 自己同期アーキテクチャ / Self-timed architecture  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 石原 翔太 / Shota Ishihara / イシハラ ショウタ
第1著者 所属(和/英) 東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku Univ.)
第2著者 氏名(和/英/ヨミ) 小松 与志也 / Yoshiya Komatsu / コマツ ヨシヤ
第2著者 所属(和/英) 東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku Univ.)
第3著者 氏名(和/英/ヨミ) 張山 昌論 / Masanori Hariyama / ハリヤマ マサノリ
第3著者 所属(和/英) 東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku Univ.)
第4著者 氏名(和/英/ヨミ) 亀山 充隆 / Michitaka Kameyama / カメヤマ ミチタカ
第4著者 所属(和/英) 東北大学 (略称: 東北大)
Tohoku University (略称: Tohoku Univ.)
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講演者 第1著者 
発表日時 2009-09-18 13:35:00 
発表時間 25分 
申込先研究会 RECONF 
資料番号 RECONF2009-36 
巻番号(vol) vol.109 
号番号(no) no.198 
ページ範囲 pp.103-108 
ページ数
発行日 2009-09-10 (RECONF) 


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