講演抄録/キーワード |
講演名 |
2009-09-18 13:35
LEDR/4相2線プロトコルコンバータを用いた非同期FPGAの構成 ○石原翔太・小松与志也・張山昌論・亀山充隆(東北大) RECONF2009-36 |
抄録 |
(和) |
本稿は4相2線方式とLEDR方式を組み合わせた非同期ハイブリッドFPGAを提案する.演算回路において,小面積性を実現するため4相2線方式を採用する.一方,接続素子を用いるデータ転送において,高スループット性および低消費電力性を実現するためLEDR方式を採用する.トランジスタレベルに最適化されたプロトコルコンバータについても提案する.提案FPGAは90nm CMOSルールを用いて設計し,評価を行った.4相2線方式に基づくFPGAと比べ,ほぼ同じトランジスタ数で,スループットを45\%向上させ,消費電力を36\%削減できた.LEDR方式に基づくFPGAと比べ,ほぼ同じ消費電力で,トランジスタ数を35\%削減できた. |
(英) |
This paper presents an asynchronous FPGA that combines the 4-phase dual-rail encoding and the Level-Encoded Dual-Rail (LEDR) encoding. The 4-phase dual-rail encoding is employed to achieve small area for function units, while the LEDR encoding is employed to achieve high throughput and low power for the data transfer using programmable interconnection resources. Area-efficient protocol converters are also proposed in transistor-level optimization. The proposed architecture is designed using a 90nm CMOS process. Compared to the 4-phase-dual-rail-based FPGA, the throughput and the power consumption are respectively by 45\% higher and by 36\% lower with almost the same transisitor count. Compared to the LEDR-based FPGA, the transistor count is by 35\% lower with almost the same power consumption. |
キーワード |
(和) |
リコンフィギャラブルVLSI / フィールドプログラマブルVLSI / LEDR方式 / 4相2線方式 / 自己同期アーキテクチャ / / / |
(英) |
Reconfigurable VLSI / Field-programmable VLSI / LEDR (Level-Encoded Dual-Rail) encoding / 4-phase dual-rail encoding / Self-timed architecture / / / |
文献情報 |
信学技報, vol. 109, no. 198, RECONF2009-36, pp. 103-108, 2009年9月. |
資料番号 |
RECONF2009-36 |
発行日 |
2009-09-10 (RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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