講演抄録/キーワード |
講演名 |
2009-11-20 13:55
遅延観測方式によるチップ内電源ノイズの観測 ○植松 裕・大坂英樹・鈴木英一・柳生正義・齊藤達也(日立) EMCJ2009-83 |
抄録 |
(和) |
給電系設計のためのチップ内電源ノイズ評価手法として,インバータ回路の電位変動を出力波形の遅延変動量に変換し外部でこれを観測するノイズ波形評価手法を開発した.本手法では、段数切替可能な多段インバータ回路を用いることで,インバータ段数変更に伴なう電圧分解能と観測可能な周波数帯域のトレードオフを解消した.90nm CMOS テクノロジーを用いて本測定手法に基づくテストチップを開発し,50 段インバータ回路では320$\mu m^2$ の小サイズながら電圧分解能1mV,時間分解能20ps を実現し,周波数160MHz のチップ-パッケージ共振に由来するチップ内部の電源ノイズ波形の観測に成功した. |
(英) |
To evaluate an on-chip power supply noise waveforms for power integrity design, we have developed a
technique for measuring on-chip voltage waveforms. To overcome the trade-off in the voltage resolution and the
measurable frequency band, we designed inverter chain circuits that have the different lengths of series inverters: the
short chain provides the high frequency and the low resolution, while the long chain provides the low frequency and the high resolution. We measured the on-chip noise waveforms using a 90-nm CMOS test chip with a 50-inverter chain circuit as small as 320 square micrometers, confirming that the circuit could achieve a voltage resolution of 1 mV and temporal resolution of 20 ps. The amplitude of the noise waveform generated by the noise source circuits is proportional to the activating ratio of the synchronized inverter group, although resonance frequencies are virtually
the same - 160 MHz - when the activating ratios change. |
キーワード |
(和) |
給電系設計 / 電源ノイズ / パワーインテグリティ / チップ-パッケージ共振 / / / / |
(英) |
power integrity design / power supply noise / power integrity / chip-pkg resonance / / / / |
文献情報 |
信学技報, vol. 109, no. 295, EMCJ2009-83, pp. 25-30, 2009年11月. |
資料番号 |
EMCJ2009-83 |
発行日 |
2009-11-13 (EMCJ) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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EMCJ2009-83 |