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| 講演抄録／キーワード | ||
| 講演名 | 2009-12-04 15:40 フレックスマージ: LUT数削減を目的としたLUT型FPGA向け論理最適化手法 ○高田大河・松永裕介（九大）  VLD2009-68 DC2009-55 |
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| 抄録 | （和） | LUT 型FPGA 向けテクノロジ・マッピングにおいては，生成されるLUTからなるネットワークが，与えられるブーリアン・ネットワークの構造に依存する問題がある．そこで，生成されたネットワークに対してドントケア条件を用いた論理最適化を行うことでその依存を緩和する既存手法が存在する． 本稿では，LUT からなるネットワークにおける各LUTのドントケア条件を利用し，2つのLUTのマージを繰り返すことによってLUT数を減らす新たな論理最適化手法を提案する．実験の結果，MCNCベンチマークセットにおいて既存手法は初期解のLUT数を平均2%ほど削減したのに対し，提案手法はLUT数を平均4%ほど削減した．MCNCベンチマークセットに対して，提案手法の実行時間は既存手法の約6倍であった．しかITC'99ベンチマークに対しては，既存手法と提案手法ともにLUT数の改善が見られなかった． |
| （英） | This paper presents a novel logic optimization technique to minimize the number of LUTs for the post-processing of LUT-based FPGA technology mapping. The proposed method reduces the number of LUTs by merging two LUTs into an LUT using the don’t care of each LUTs without changing the functionality. The experimental results show that the proposed method reduces about 4% LUTs of LUT networks for MCNC benchmark set while the existing method reduces about 2% LUTs of LUT networks. The run-time of the proposed method, however, is about 6 times longer than the existing method. | |
| キーワード | （和） | 再構成可能システム / FPGA / 論理合成 / テクノロジ・マッピング / / / / |
| （英） | reconfigurable system / FPGA / logic synthesis / technology mapping / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 315, VLD2009-68, pp. 185-190, 2009年12月. | |
| 資料番号 | VLD2009-68 | |
| 発行日 | 2009-11-25 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-68 DC2009-55 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2009-12-02 - 2009-12-04 |
| 開催地（和） | 高知市文化プラザ |
| 開催地（英） | Kochi City Culture-Plaza |
| テーマ（和） | デザインガイア2009 ―VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2009 ―New Field of VLSI Design― |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2009-12-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | フレックスマージ: LUT数削減を目的としたLUT型FPGA向け論理最適化手法 |
| サブタイトル（和） | |
| タイトル（英） | FlexMerge: A Logic Optimization Technique to Minimize Area for LUT-based FPGAs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 再構成可能システム / reconfigurable system |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | 論理合成 / logic synthesis |
| キーワード(4)（和/英） | テクノロジ・マッピング / technology mapping |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 高田 大河 / Taiga Takata / タカタ タイガ |
| 第1著者 所属（和/英） | 九州大学 (略称： 九大) Kyushu University (略称： Kyushu Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 松永 裕介 / Yusuke Matsunaga / マツナガ ユウスケ |
| 第2著者 所属（和/英） | 九州大学 (略称： 九大) Kyushu University (略称： Kyushu Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2009-12-04 15:40:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-68, DC2009-55 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.315(VLD), no.316(DC) |
| ページ範囲 | pp.185-190 |
| ページ数 | 6 |
| 発行日 | 2009-11-25 (VLD, DC) |
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