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| 講演抄録／キーワード | ||
| 講演名 | 2010-03-05 14:00 FPGAを用いた10Gbps TLS/SSLアクセラレータの開発 ○磯部隆史・堤 聡（日立）・瀬戸康一郎・青島健次・苅谷和俊（日立電線）  NS2009-260 |
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| 抄録 | （和） | TLS/SSL暗号通信の全機能をFPGA・ASICにワンチップ化して搭載するアーキテクチャを開発し、省電力(23W)な10Gbps TLS/SSLアクセラレータを65nm FPGAを用いて実現した。FPGA・ASICを用いることで、並列化・パイプライン化・演算単位最適化による演算効率向上が可能となり、省電力化が実現される。ワンチップ化することで、機能ブロック間の接続にスイッチを用いることが可能となり、データ交換時の輻輳が無くなり、高スループット化が実現される。本研究では、回路量を削減してワンチップ化を容易にするために、送受信回路の一部共通化、複数データで1回路を共有する並列演算、等の演算方式の高効率化を行った。加えて、スイッチの配線量を削減して動作周波数を向上させるために、スイッチの入出力を共通化することでスイッチを小型化した。これらにより、TLS/SSL暗号通信の全機能の回路量を、本開発で使用した65nm FPGA 1つ分に抑え、10Gbpsスループットの実現に必要な166MHz動作(64ビット幅パイプライン処理時)を得た。試作ボードを用いた実験評価では、23Wの消費電力による10Gbpsの暗号化スループットを達成した。 |
| （英） | This paper is the one-chip architecture to mount all processes for TLS/SSL encrypted communication into one FPGA or ASIC, and shows the 10Gbps implementation of low-power (23W) TLS/SSL accelerator on 65nm FPGA. The usage of FPGA or ASIC enables high efficient processing parallelized, pipelined, and optimized in processing unit, and achieves low-power consumption. On-chip architecture enables the usage of switch to avoid the congestion in exchanging data between multi processing blocks, and enhances the throughput. In this research, to implement one-chip architecture, high-efficient processing (parallel processing shared with multi data, and a circuit shared for transmitting and receiving) decreased circuit area. In addition, to enhance the operating frequency, a switch downsized by sharing port for data exchange with multi blocks decreased the number of wires. By means of these techniques, circuit area to implement all TLS/SSL processes was reduced to less than that of 65nm FPGA used in this research, and 166MHz operating frequency required to realize 10Gbps throughput at 64-bit pipeline was achieved. In experimental evaluation using prototype, 23W power consumption and 10Gbps encryption throughput were achieved. | |
| キーワード | （和） | TLS / SSL / アクセラレータ / RSA / AES / RC4 / MD5 / SHA1 |
| （英） | TLS / SSL / Accelerator / SHA1 / RSA / AES / RC4 / MD5 | |
| 文献情報 | 信学技報, vol. 109, no. 448, NS2009-260, pp. 549-554, 2010年3月. | |
| 資料番号 | NS2009-260 | |
| 発行日 | 2010-02-25 (NS) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | NS2009-260 |
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| 研究会情報 | |
| 研究会 | NS IN |
| 開催期間 | 2010-03-04 - 2010-03-05 |
| 開催地（和） | 宮崎シーガイア |
| 開催地（英） | Miyazaki Phoenix Seagaia Resort (Miyazaki) |
| テーマ（和） | 一般 |
| テーマ（英） | General, NS+IN workshop (March 4-5) |
| 講演論文情報の詳細 | |
| 申込み研究会 | NS |
| 会議コード | 2010-03-NS-IN |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAを用いた10Gbps TLS/SSLアクセラレータの開発 |
| サブタイトル（和） | |
| タイトル（英） | 10Gbps implementation of TLS/SSL accelerator on FPGA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | TLS / TLS |
| キーワード(2)（和/英） | SSL / SSL |
| キーワード(3)（和/英） | アクセラレータ / Accelerator |
| キーワード(4)（和/英） | RSA / SHA1 |
| キーワード(5)（和/英） | AES / RSA |
| キーワード(6)（和/英） | RC4 / AES |
| キーワード(7)（和/英） | MD5 / RC4 |
| キーワード(8)（和/英） | SHA1 / MD5 |
| 第1著者 氏名（和/英/ヨミ） | 磯部 隆史 / Takashi Isobe / イソベ タカシ |
| 第1著者 所属（和/英） | 株式会社 日立製作所 中央研究所 (略称： 日立) Hitachi, Limited., Central Research Laboratory (略称： Hitachi Ltd.,) |
| 第2著者 氏名（和/英/ヨミ） | 堤 聡 / Satoshi Tsutsumi / ツツミ サトシ |
| 第2著者 所属（和/英） | 株式会社 日立製作所 中央研究所 (略称： 日立) Hitachi, Limited., Central Research Laboratory (略称： Hitachi Ltd.,) |
| 第3著者 氏名（和/英/ヨミ） | 瀬戸 康一郎 / Koichiro Seto / セト コウイチロウ |
| 第3著者 所属（和/英） | 日立電線株式会社 (略称： 日立電線) Hitachi Cable, Limited., (略称： Hitachi Cable Ltd.,) |
| 第4著者 氏名（和/英/ヨミ） | 青島 健次 / Kenji Aoshima / アオシマ ケンジ |
| 第4著者 所属（和/英） | 日立電線株式会社 (略称： 日立電線) Hitachi Cable, Limited., (略称： Hitachi Cable Ltd.,) |
| 第5著者 氏名（和/英/ヨミ） | 苅谷 和俊 / Kazutoshi Kariya / カリヤ カズトシ |
| 第5著者 所属（和/英） | 日立電線株式会社 (略称： 日立電線) Hitachi Cable, Limited., (略称： Hitachi Cable Ltd.,) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-03-05 14:00:00 |
| 発表時間 | 20分 |
| 申込先研究会 | NS |
| 資料番号 | NS2009-260 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.448 |
| ページ範囲 | pp.549-554 |
| ページ数 | 6 |
| 発行日 | 2010-02-25 (NS) |
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