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| 講演抄録／キーワード | ||
| 講演名 | 2010-03-11 10:50 ビアプログラマブルデバイスVPEXの配線遅延評価 ○西本智広・北森達也・國生雄一・山田翔太（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）  VLD2009-109 |
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| 抄録 | （和） | 我々は，EXOR論理ゲートとインバータより構成される基本論理素子(LE)を用いた，ビアプログラマブルデバイスVPEXの研究を行ってきた．VPEXは1LE内の第1ビアの打ち変えによって，すべての2入力論理を含む13論理を出力することができ，2個のLEを用いてレジスタ(DFF)を構成できる．また，第3ビアの打ち変えによってLE間の配線を変更するという構造になっている．しかし，この配線構造により一般的なASICに比べて，配線遅延の増加が考えられる．これに対し，配線遅延評価用の回路をVPEX・スタンダードセルベースASICで作成し配線遅延の評価を行う．また，VPEXには配線を行う場合に短距離用の配線を用いる方法と，長距離用配線を用いる2種類の配線方法がある．この2種類についても評価回路を作成・比較しその結果を報告する． |
| （英） | We have been studied the via-programmable-device VPEX (Via Programmable logic using EXclusive or array) whose logic element consists of the combination of complex-gate-type EXOR gate and Inverter. 13 kinds of logic functions including all two-input and one-output functions can be programmed by changing via-1. Register (DFF: D Flip Flops) can be realized by using some LEs. In addition, Various kinds of combination logics are configured by changing via-3 which controls the connection between LEs. However, wiring delay will increase due to this wiring architecture in comparison with the standard ASIC. In this paper, the test circuit to evaluate wiring delay is studied. Furthermore, the delay of the normal-wiring for short path and the bridge-wiring for long path in the VPEX are compared. | |
| キーワード | （和） | ビアプログラマブルロジック / 電子ビーム描画 / Exclusive-OR / 配線遅延 / / / / |
| （英） | Via-programmable-logic / EB direct writing / Exclusive-OR / Wiring delay / / / / | |
| 文献情報 | 信学技報, vol. 109, no. 462, VLD2009-109, pp. 61-66, 2010年3月. | |
| 資料番号 | VLD2009-109 | |
| 発行日 | 2010-03-03 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-109 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2010-03-10 - 2010-03-12 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ビアプログラマブルデバイスVPEXの配線遅延評価 |
| サブタイトル（和） | |
| タイトル（英） | Wiring delay of Logic Element used in Via programmable logic device VPEX |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ビアプログラマブルロジック / Via-programmable-logic |
| キーワード(2)（和/英） | 電子ビーム描画 / EB direct writing |
| キーワード(3)（和/英） | Exclusive-OR / Exclusive-OR |
| キーワード(4)（和/英） | 配線遅延 / Wiring delay |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 西本 智広 / Tomohiro Nishimoto / ニシモト トモヒロ |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第2著者 氏名（和/英/ヨミ） | 北森 達也 / Tatsuya Kitamori / キタモリ タツヤ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第3著者 氏名（和/英/ヨミ） | 國生 雄一 / Yuuichi Kokushou / コクショウ ユウイチ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第4著者 氏名（和/英/ヨミ） | 山田 翔太 / Shouta Yamada / ヤマダ ショウタ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 第5著者 氏名（和/英/ヨミ） | 吉川 雅弥 / Masaya Yoshikawa / ヨシカワ マサヤ |
| 第5著者 所属（和/英） | 名城大学 (略称： 名城大) Meijou University (略称： Meijou Univ) |
| 第6著者 氏名（和/英/ヨミ） | 藤野 毅 / Takeshi Fujino / フジノ タケシ |
| 第6著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-03-11 10:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-109 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.462 |
| ページ範囲 | pp.61-66 |
| ページ数 | 6 |
| 発行日 | 2010-03-03 (VLD) |
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