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| 講演抄録／キーワード | ||
| 講演名 | 2010-03-12 10:25 エラー検出回復方式における加算器の性能評価 ○右近祐太（阪大）・井上雅文（東工大）・高橋篤司・谷口研二（阪大）  VLD2009-121 |
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| 抄録 | （和） | クロック同期方式の中で主流となっている完全同期方式では，フリップフロップ間の最大遅延がクロック周期の下限を与えるため，回路の高性能化のためにフリップフロップ間の最大遅延を削減することが大きな設計目標となっている． しかし，限界が近付いている．そこで本稿では，フリップフロップ間の最大遅延は入力信号パターンによって変動することに着目し，最大遅延よりも短いクロック周期で回路動作を可能にするエラー検出回復方式の導入を検討する．導入による効果を確認するため，加算器の遅延エラー率を評価し，エラー検出回復方式の導入により加算器の実効クロック周期が短縮することを確認した． |
| （英） | In complete-synchronous framework that is adopted as de facto standard in clock-synchronous circuit design, the maximum delay between Flip-Flops gives a lower bound of clock period. Therefore, the reduction of the maximum delay between Flip-Flops is pursued, but it approaches the limit. In this paper, we focus on the fact that the maximum delay varies depending on the input signal pattern, and introduce an error-detection-correction mechanism that enables a circuit to work with clock period which is less than the maximum delay. In order to confirm the effect of error-detection-correction mechanism, we evaluate the delay error rate of an adder and confirm that the effective clock period of the adder is reduced by introducing error-detection-correction mechanism. \end{eabstract} |
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| キーワード | （和） | エラー検出回復方式 / 遅延時間 / 保持時間 / 遅延エラー率 / 保持エラー率 / 実効クロック周期 / / |
| （英） | Error-detection-correction mechanism / delay time / hold time / delay error rate / hold error rate / effective clock period / / | |
| 文献情報 | 信学技報, vol. 109, no. 462, VLD2009-121, pp. 133-137, 2010年3月. | |
| 資料番号 | VLD2009-121 | |
| 発行日 | 2010-03-03 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2009-121 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2010-03-10 - 2010-03-12 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | エラー検出回復方式における加算器の性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Performance evaluation of ADDER with Error-Detection-Correction Mechanism |
| サブタイトル（英） | |
| キーワード(1)（和/英） | エラー検出回復方式 / Error-detection-correction mechanism |
| キーワード(2)（和/英） | 遅延時間 / delay time |
| キーワード(3)（和/英） | 保持時間 / hold time |
| キーワード(4)（和/英） | 遅延エラー率 / delay error rate |
| キーワード(5)（和/英） | 保持エラー率 / hold error rate |
| キーワード(6)（和/英） | 実効クロック周期 / effective clock period |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 右近 祐太 / Yuuta Ukon / ウコン ユウタ |
| 第1著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ) |
| 第2著者 氏名（和/英/ヨミ） | 井上 雅文 / Masafumi Inoue / イノウエ マサフミ |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 第3著者 氏名（和/英/ヨミ） | 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ |
| 第3著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ) |
| 第4著者 氏名（和/英/ヨミ） | 谷口 研二 / Kenji Taniguchi / タニグチ ケンジ |
| 第4著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ) |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-03-12 10:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2009-121 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | no.462 |
| ページ範囲 | pp.133-137 |
| ページ数 | 5 |
| 発行日 | 2010-03-03 (VLD) |
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