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| 講演抄録／キーワード | ||
| 講演名 | 2010-04-13 13:30 ［招待講演］非同期式計算に基づくディペンダビリティ向上へのアプローチ ○米田友洋（NII/東工大）  CPSY2010-1 DC2010-1 |
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| 抄録 | （和） | 集積システムの微細化・大規模化が進むにつれ，プロセスパラメータのゆらぎ等による遅延ばらつき，NBTI(Negative Bias Temperature Instability)等による劣化故障，ソフトエラー等新しいタイプの故障の影響が大きくなっている．本講演では，非同期式計算に基づく回路構成技術により，これらの故障に対する耐性を向上させるアプローチについて述べる．まず，非同期式計算の原理を紹介し，その実現方式のひとつである2線式符号に基づく回路実現手法について述べる．この実現手法では，符号化技術により演算完了タイミングを完全に知ることができるため，任意の遅延故障に耐えることができる．また，付加回路によりソフトエラー，縮退故障に対してもある程度の耐性を持たせることができる．次にこれらの技術の応用例として，まず同期式プロセッサ内に2線式符号化した演算器を組み込み，耐劣化性を向上させる手法について述べる．これは，演算完了までクロック信号を引き延ばす，停止可能クロックシステムを用いたもので，同期式設計との親和性が高いという特徴を持つ．2番目の例として，高い耐劣化性を有する完全非同期式の線形連立方程式ソルバについて述べる．このシステムは複数の基本演算器を持ち，それらを並列に動作させることにより処理能力を高めるとともに，ある演算器が劣化した場合には，その演算器への割当処理量を自律的に調整することで，全演算完了までに要する時間への影響を極小化している．最後に，ネットワークオンチップシステムへの非同期式回路技術適用例について述べる．この分野に関しては，GALS(Globally Asynchronous Locally Synchronous)方式がよく知られているが，その実現方法は同期式寄りのものから完全非同期式のものまでさまざまである。本講演では，完全非同期式ルータの概要とその特徴を紹介し，ノード故障やリンク故障に耐え，かつ，デッドロック回避性，到達可能性を満足するために要求される処理に対する非同期式計算の有効性について議論する． |
| （英） | As semiconductor process technology scales and device dimensions shrink, new types of faults, such as slow transistors due to process parameter variation, performance degradation caused by PMOS transistor negative bias temperature instability (NBTI), soft errors, and so on, become a key reliability concern. This talk addresses how asynchronous circuit technology can be used to tolerate those faults. First of all, the idea of the asynchronous computation is introduced, and then, it is described how circuits based on dual-rail encoding method are implemented and work. Since those circuits can perfectly detect the completion of the computation, any degradation faults can be tolerated. With some additional circuitry, they can also manage some soft-errors and stuck-at-faults. Next, three examples are introduced to show how those technologies can be applied to concrete systems. In the first example, a functional unit is redesigned using dual-rail encoding method, and it is embedded in a synchronous processor with a pausable clock system. Since the pausable clock system appropriately stops the clock until the computation completes, the degradation tolerance can be achieved easily in synchronous systems. Second, a fully asynchronous approach is used to implement a linear equation solver with high degradation tolerance. In this design, several identical functional units are used to perform the computation concurrently. When one functional unit is degraded, data-flow is autonomously controlled such that less data is sent to the degraded unit, and the whole computation can be performed without large additional delay. Finally, several issues related to the application of asynchronous circuit technologies in the NoC (Networks-on-Chip) area are discussed. | |
| キーワード | （和） | ２線式符号 / 遅延ばらつき / 劣化故障 / 停止可能クロック / ネットワークオンチップ / / / |
| （英） | Dual-rail code / Delay variation / Degradation / Pausable clock / Networks on Chip / / / | |
| 文献情報 | 信学技報, vol. 110, no. 3, DC2010-1, pp. 1-1, 2010年4月. | |
| 資料番号 | DC2010-1 | |
| 発行日 | 2010-04-06 (CPSY, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2010-1 DC2010-1 |
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| 研究会情報 | |
| 研究会 | DC CPSY |
| 開催期間 | 2010-04-13 - 2010-04-13 |
| 開催地（和） | 東京工業大学（大岡山） |
| 開催地（英） | |
| テーマ（和） | ディペンダブルコンピューティングシステムおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2010-04-DC-CPSY |
| 本文の言語 | 日本語 |
| タイトル（和） | 非同期式計算に基づくディペンダビリティ向上へのアプローチ |
| サブタイトル（和） | |
| タイトル（英） | Increasing Dependability based on Asynchronous Computation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ２線式符号 / Dual-rail code |
| キーワード(2)（和/英） | 遅延ばらつき / Delay variation |
| キーワード(3)（和/英） | 劣化故障 / Degradation |
| キーワード(4)（和/英） | 停止可能クロック / Pausable clock |
| キーワード(5)（和/英） | ネットワークオンチップ / Networks on Chip |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 米田 友洋 / Tomohiro Yoneda / ヨネダ トモヒロ |
| 第1著者 所属（和/英） | 国立情報学研究所/東京工業大学 (略称： NII/東工大) National Institute of Infomatics/Tokyo Institute of Technology (略称： NII/Tokyo Tech.) |
| 講演者 | 第1著者 |
| 発表日時 | 2010-04-13 13:30:00 |
| 発表時間 | 60分 |
| 申込先研究会 | DC |
| 資料番号 | CPSY2010-1, DC2010-1 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.2(CPSY), no.3(DC) |
| ページ範囲 | p.1 |
| ページ数 | 1 |
| 発行日 | 2010-04-06 (CPSY, DC) |
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