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| 講演抄録／キーワード | ||
| 講演名 | 2010-05-20 13:05 遅延予測技術を用いたDVFS制御向け広周波数・電源電圧レンジクロック同期回路 ○小野内雅文・菅野雄介・佐圓 真・小松成亘（日立）・安 義彦・石橋孝一郎（ルネサス エレクトロニクス）  VLD2010-7 |
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| 抄録 | （和） | モジュール単位のDVFS制御を実施する際に，電源電圧変更中のモジュール間の同期を維持するクロック同期回路の試作・評価を行った。 この同期回路はDVFS制御中の電源電圧が単調変化することを利用し，クロックの伝播遅延の変化を予測し測定範囲を限定することで面積削減を実現している。 その結果，従来方式の同期回路と比べて面積は77\%削減され，40nmのCMOSプロセスでは5.65$\times$10$^{-3}$mm$^2$となった。 また，数百mVの電圧変更レンジと，数n秒に及ぶクロックの伝播遅延の変動に対応するため，幅広い振幅を持つ入力クロックの位相関係を少ない誤差で判定する振幅位相比較器，そして，幅広いレンジの遅延時間を高精度に変更する可変遅延段も開発した。 試作回路を測定した結果，2つのモジュールの電源電圧のうち，一方を固定したまま，他方を-300mVの範囲で遷移させた場合， 周波数100MHz--1GHzにおいて，モジュール間スキューをクロック周期の6.8\%以下に抑制できることを確認した。 また，印加電圧1.1V，動作周波数100MHzにおけるクロック同期回路の消費電流はわずか0.48mAであった。 |
| （英） | A ``wide-range voltage-and-frequency clock synchronizer'' for maintaining synchronization during voltage-scaling transition in dynamic voltage-and-frequency scaling (DVFS) was developed. The key feature of the synchronizer is so-called predictive-delay-adjustment scheme based on a relative skew measure. The scheme reduces the area of the WRCS by 77\%. The area of the fabricated WRCS in a 40-nm CMOS is only 5.65$\times$10$^{-3}$ mm$^2$. It was demonstrated for the first time that measured skew is suppressed to less than 6.8\% of clock period in the case of wide-range voltage variation (0.8 -- 1.55 V) and wide frequency range (100 MHz -- 1 GHz). Moreover, current dissipation of the synchronizer is only 0.48 mA at 1.1-V 100-MHz operation. |
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| キーワード | （和） | クロック同期回路 / DVFS制御 / 低電力 / マルチコアSoC / / / / |
| （英） | Clock synchronizer / DVFS control / low power / multicore SoC / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 36, VLD2010-7, pp. 67-72, 2010年5月. | |
| 資料番号 | VLD2010-7 | |
| 発行日 | 2010-05-12 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2010-7 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2010-05-19 - 2010-05-20 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2010-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 遅延予測技術を用いたDVFS制御向け広周波数・電源電圧レンジクロック同期回路 |
| サブタイトル（和） | |
| タイトル（英） | A Wide-Range Clock Synchronizer with Predictive-Delay-Adjustment Scheme for Continuous Voltage Scaling in DVFS Control |
| サブタイトル（英） | |
| キーワード(1)（和/英） | クロック同期回路 / Clock synchronizer |
| キーワード(2)（和/英） | DVFS制御 / DVFS control |
| キーワード(3)（和/英） | 低電力 / low power |
| キーワード(4)（和/英） | マルチコアSoC / multicore SoC |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 小野内 雅文 / Masafumi Onouchi / オノウチ マサフミ |
| 第1著者 所属（和/英） | 株式会社 日立製作所 中央研究所 (略称： 日立) Hitachi Ltd. Central Research Lab. (略称： Hitachi) |
| 第2著者 氏名（和/英/ヨミ） | 菅野 雄介 / Yusuke Kanno / カンノ ユウスケ |
| 第2著者 所属（和/英） | 株式会社 日立製作所 中央研究所 (略称： 日立) Hitachi Ltd. Central Research Lab. (略称： Hitachi) |
| 第3著者 氏名（和/英/ヨミ） | 佐圓 真 / Makoto Saen / サエン マコト |
| 第3著者 所属（和/英） | 株式会社 日立製作所 中央研究所 (略称： 日立) Hitachi Ltd. Central Research Lab. (略称： Hitachi) |
| 第4著者 氏名（和/英/ヨミ） | 小松 成亘 / Shigenobu Komatsu / コマツ シゲノブ |
| 第4著者 所属（和/英） | 株式会社 日立製作所 中央研究所 (略称： 日立) Hitachi Ltd. Central Research Lab. (略称： Hitachi) |
| 第5著者 氏名（和/英/ヨミ） | 安 義彦 / Yoshihiko Yasu / ヤス ヨシヒコ |
| 第5著者 所属（和/英） | ルネサスエレクトロニクス (略称： ルネサス エレクトロニクス) Renesas Electronics Corporation (略称： Renesas) |
| 第6著者 氏名（和/英/ヨミ） | 石橋 孝一郎 / Koichiro Ishibashi / |
| 第6著者 所属（和/英） | ルネサスエレクトロニクス (略称： ルネサス エレクトロニクス) Renesas Electronics Corporation (略称： Renesas) |
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| 講演者 | 第1著者 |
| 発表日時 | 2010-05-20 13:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2010-7 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.36 |
| ページ範囲 | pp.67-72 |
| ページ数 | 6 |
| 発行日 | 2010-05-12 (VLD) |
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