講演抄録/キーワード |
講演名 |
2010-07-22 15:50
[招待講演]時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL ○前多 正・東海林貴司(ルネサス エレクトロニクス)・狐塚正樹(NEC)・岡田光司(ルネサス エレクトロニクス)・深石宗生(NEC) ICD2010-29 エレソ技報アーカイブへのリンク:ICD2010-29 |
抄録 |
(和) |
2.1-2.8GHz帯で動作する低雑音・低消費電力な全デジタルPLLについて述べた。PLLの位相雑音を低減するために、2段階の量子化を行うTDCで時間分解能を向上させる構成を採用した。このTDCは位相比較に必要な最小の時間窓の範囲で間欠動作を行ない消費電力の増加を抑制している。90nm標準CMOSプロセスで試作したPLLで、基準周波数40MHz、ループ帯域500KHzのときに、インバンド位相雑音-105dBc/Hz、1MHz離調周波数で-115dBc/Hzの性能を確認した。チップ占有面積は0.37mm2、消費電流は8.1mA@1.2Vであった。 |
(英) |
A 2.1-to-2.8-GHz low-power consumption all-digital phase locked loop (ADPLL) with a time-windowed time-to-digital converter (TDC) is presented. The time-windowed TDC uses a 2-step structure with an inverter- and a vernier-delay time-quantizer to improve time resolution, which results in low phase noise. Time-windowed operation is implemented in the TDC, in which a single-shot pulse-based operation is used for low power consumption. The test chip implemented in 90-nm CMOS technology exhibits in-band phase noise of -105 dBc/Hz, where the loop-bandwidth is set to 500 kHz with a 40-MHz reference signal, and out-band noise of -115 dBc/Hz at a 1-MHz offset frequency. The chip core occupies 0.37 mm2 and the measured power consumption is 8.1 mA from a 1.2-V power supply. |
キーワード |
(和) |
全デジタルPLL / デジタル制御発振器 / 周波数シンセサイザ / 位相雑音 / 量子化雑音 / 時間-デジタル変換器 / シグマデルタ変調器 / 同期カウンタ |
(英) |
All-digital phase locked loop / digitally controlled oscillator / frequency synthesizer / phase noise / quantization noise / time-to-digital converter / sigma-delta modulator / synchronous counter |
文献情報 |
信学技報, vol. 110, no. 140, ICD2010-29, pp. 49-54, 2010年7月. |
資料番号 |
ICD2010-29 |
発行日 |
2010-07-15 (ICD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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