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| 講演名 | 2011-02-07 10:50 ロバストLow-k(k～2.5)配線の開発指針とインテグレーションによる性能検証 ○井上尚也・植木 誠・山本博規・久米一平・川原 潤・井口 学・本田広一・堀越賢剛・林 喜宏（ルネサス エレクトロニクス）  SDM2010-217 |
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| 抄録 | （和） | LSI配線における層間絶縁膜の誘電率 (k値) 低減が、遅延やタイミングマージンなどのLSI性能に及ぼす影響を、40nmノード、200万ゲート、7層配線LSIのネットリストを活用して定量的に評価した。第2層配線 (M2) ～ 第5層配線 (M5) の総延長が他の層と比較して長いため、これらの配線層における層間絶縁膜のｋ値を低減する効果が大きい。M2～M5のk値を3.0から2.5に低減することで、全配線容量が11%低減し、伝播遅延が8.4%低減することが明らかとなった。配線容量低減により、信号伝播におけるセットアップ／ホールドマージンが改善することも確認した。また、k=2.5の層間絶縁膜材料として用いるポーラスSiOCH膜として、炭素組成が高い材料を選択することで、配線インテグレーションプロセス中にk値が上昇するダメージに対する耐性が向上した。結果として、同等のk値を示す低炭素組成の膜の場合より、インテグレーション後の配線容量を7%低く抑えることができた。さらに、low-k配線で課題とされるPbフリーバンプを用いたフリップチップパッケージの耐性も確保できることを確認した。 |
| （英） | Impacts of k-value reduction on LSI performances are clarified quantitatively using 2M-gate net-list. Reduction in k-value from 3.0 to 2.5 for M2-M5 interconnect layers achieves 11%-drop in interconnect parasitic capacitance (Cint) and 8.4%-reduction in propagation delay (d), which also shrinks the effective variability of d to improve LSI operation margins. From a viewpoint of BEOL fabrication with k~2.5, a carbon-rich porous SiOCH film has high tolerance to process-induced damages, resulting in lower Cint than that of an O-rich film with similar k-value. Sustainability to FCBGA packaging with Pb-free solder bumps is also confirmed for the multi-level interconnects with the C-rich porous SiOCH. | |
| キーワード | （和） | LSI / 配線 / Low-k / 容量 / 遅延 / ダメージ / 実装 / |
| （英） | LSI / interconnect / low-k / capacitance / delay / damage / package / | |
| 文献情報 | 信学技報, vol. 110, no. 408, SDM2010-217, pp. 7-12, 2011年2月. | |
| 資料番号 | SDM2010-217 | |
| 発行日 | 2011-01-31 (SDM) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2010-217 |
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