| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2011-02-14 11:25 統計的タイミング解析を用いたばらつき考慮テストメソドロジ ○新谷道広・畠山一実・相京 隆（半導体理工学研究センター）  DC2010-62 |
|
| 抄録 | （和） | LSI の微細化と高速化に伴い，プロセスばらつきの影響でチップのスペックを超えてしまうパラメトリック不良の増大が懸念されている．パラメトリック不良は，パス遅延不良として顕在化するため，これらの不良をテストするためには，パス遅延テストが有効である．本論文では，パラメトリック不良を効率的にテストするテストメソドロジを提案する．提案するメソドロジでは，設計フェーズにおいて，プロセス領域を大きく2 分割して，それぞれの領域においてにテストすべきパス群を抽出し，それらに対してテストパタンを生成する．続いて，テストフェーズにおいて，予め回路内部埋め込んだセンサ回路を測定することで，チップ毎，あるいはウェーハ毎のプロセス状態を推定し，より適したテストパタンを選択してテストする．実験結果では，本手法を適用することで，テスト品質を保持しつつ，テストコストを削減できることを示す． |
| （英） | The continuing miniaturization of LSI dimension may cause parametric faults which exceed the specification due to process variations. Path delay testing is effective to test parametric faults, because parametric faults affect path delay. In this paper, we propose an effective methodology for testing parametric faults. Proposed methodology divides the process area into two parts and extracts test-paths for each part. Then, path delay test patterns are generated for each of extracted test-path sets. In test phase, process parameters are measured from an on-chip sensor. According to the obtained process parameters, we select the test pattern to be used from two test patterns. Experimental results demonstrate our approach can reduce test cost while keeping the test quality. |
|
| キーワード | （和） | 統計的静的タイミング解析 / パラメトリック不良 / パス遅延テスト / 適応型テスト / / / / |
| （英） | Statistical Static Timing Analysis / Parametric Faults / Path Delay Test / Adapvtive Test / / / / | |
| 文献情報 | 信学技報, vol. 110, no. 413, DC2010-62, pp. 21-26, 2011年2月. | |
| 資料番号 | DC2010-62 | |
| 発行日 | 2011-02-07 (DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2010-62 |
|
| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2011-02-14 - 2011-02-14 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2011-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 統計的タイミング解析を用いたばらつき考慮テストメソドロジ |
| サブタイトル（和） | |
| タイトル（英） | Variation Aware Test Methodology Based on Statistical Static Timing Analysis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 統計的静的タイミング解析 / Statistical Static Timing Analysis |
| キーワード(2)（和/英） | パラメトリック不良 / Parametric Faults |
| キーワード(3)（和/英） | パス遅延テスト / Path Delay Test |
| キーワード(4)（和/英） | 適応型テスト / Adapvtive Test |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 新谷 道広 / Michihiro Shintani / シンタニ ミチヒロ |
| 第1著者 所属（和/英） | 半導体理工学研究センター (略称： 半導体理工学研究センター) Semiconductor Technology Academic Research Center (略称： STARC) |
| 第2著者 氏名（和/英/ヨミ） | 畠山 一実 / Kazumi Hatayama / ハタヤマ カズミ |
| 第2著者 所属（和/英） | 半導体理工学研究センター (略称： 半導体理工学研究センター) Semiconductor Technology Academic Research Center (略称： STARC) |
| 第3著者 氏名（和/英/ヨミ） | 相京 隆 / Takashi Aikyo / アイキョウ タカシ |
| 第3著者 所属（和/英） | 半導体理工学研究センター (略称： 半導体理工学研究センター) Semiconductor Technology Academic Research Center (略称： STARC) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-02-14 11:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2010-62 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | no.413 |
| ページ範囲 | pp.21-26 |
| ページ数 | 6 |
| 発行日 | 2011-02-07 (DC) |
[研究会発表申込システムのトップページに戻る]