講演抄録/キーワード |
講演名 |
2011-03-04 15:30
ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価 ○上岡泰輔・北森達也・堀 遼平(立命館大)・吉川雅弥(名城大)・藤野 毅(立命館大) VLD2010-146 |
抄録 |
(和) |
複合ゲート型Exclusive-ORとNOTゲートで基本論理素子(LE)を構成するビアプログラマブルASICアーキテクチャVPEXの研究を行ってきた.従来型のVPEX2は,第1ビア層で13種類の論理の構成,第3ビア層でLE間の配線を行っている.昨年度発表したVPEX3では第2ビア層もプログラムレイアに指定することで,LE面積をVPEX2の40%に縮小でき,構成可能な論理数を22論理に増加できた.本論文では,このVPEX3に対して,論理合成ツールDesign Compiler用の設計ライブラリを作成し,これを用いて従来型のVPEX2およびスタンダードセルを用いたASICを比較対象にして,面積および速度性能の評価を行った.その結果より,新しいVPEX3の,性能指標である面積・遅延積(AD積)は,従来のVPEX2アーキテクチャの約35%,ASICの約2倍であることが明らかになった. |
(英) |
We have been studying via programmable ASIC architecture “VPEX” whose logic element (LE) consists of complex-gate type Exclusive-OR and NOT gates.In the conventional VPEX2, the 13 logic functions can be customized by via-1 layer, and the wiring between LEs are programmed by via-3 layer.In the new VPEX3 architecture proposed in the last year, the area of LE is decreased to 40%, and the number of configurable logic functions is increased to 22 kinds owing to applying via-2 as a programming layer. In this paper,we have developed the VPEX3 library used in Design Compiler, and evaluate the area and delay performance compared to conventional VPEX2 architecture and standard-cell based ASIC. As a result of evaluation,the area-delay product of VPEX3 is estimated as 35% of VPEX2, and twice of standard-cell based ASIC. |
キーワード |
(和) |
ビアプログラマブル / ストラクチャードASIC / Exclusive-OR / / / / / |
(英) |
Via Programmable / structured ASIC / Exclusive-OR / / / / / |
文献情報 |
信学技報, vol. 110, no. 432, VLD2010-146, pp. 177-182, 2011年3月. |
資料番号 |
VLD2010-146 |
発行日 |
2011-02-23 (VLD) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
VLD2010-146 |