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| 講演抄録／キーワード | ||
| 講演名 | 2011-04-19 11:45 局所電子注入による非対称パスゲートトランジスタを用いた8T-SRAMにおけるハーフセレクトディスターブの抑制 ○宮地幸祐・本田健太郎・田中丸周平（東大）・宮野信治（半導体理工学研究センター）・竹内 健（東大）  ICD2011-13 |
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| 抄録 | （和） | SRAMのVTHのばらつきによる読み出し・書き込みマージン減少の解決のため，6T-SRAMのパスゲートトランジスタへ局所的に電子注入を行う手法が存在する．この手法はパスゲートトランジスタのVTH特性を非対称にし，書き込みマージンを低化させずに読み出し時のディスターブマージンを高めるが，読み出し遅延が6.3倍劣化することが判明した．この問題を解決するため，本論文では局所電子注入非対称パスゲートトランジスタを8T-SRAMセルに適用し，上記の問題を解決しつつ8T-SRAMで別途問題となるハーフセレクトディスターブも同時に解決する．さらに，この8T-SRAMの両側・片側のパスゲートトランジスタへ電子注入する方式間で読み出しマージンと書き込みマージンの比較も行い，片側のパスゲートトランジスタに注入する方式の方が書き込みマージンの劣化が少なくなることも判明した． |
| （英） | 8T-SRAM cell with asymmetric pass gate transistor by local electron injection is proposed to solve half select disturb. Two types of electron injection scheme: both side injection scheme and self-repair one side injection scheme are analyzed comprehensively for 65nm technology node 8T-SRAM cell and also for 6T-SRAM cell. This paper shows that in the 6T-SRAM with the local injected electrons [1] the read speed degrades by as much as 6.3 times. In contrast, the proposed 8T-SRAM cell with the self-repair one side injection scheme is most suitable to solve the conflict of the half select disturb, write disturb and read speed. In the proposed 8T-SRAM, the disturb margin increases by 141% without write margin or read speed degradation. The proposed scheme has no process or area penalty compared with the standard CMOS-process 8T-SRAM. | |
| キーワード | （和） | SRAM / 8T-SRAM / 局所電子注入 / ハーフセレクトディスターブ / / / / |
| （英） | SRAM / 8T-SRAM / Local electron injection / Half select disturb / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 6, ICD2011-13, pp. 71-76, 2011年4月. | |
| 資料番号 | ICD2011-13 | |
| 発行日 | 2011-04-11 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2011-13 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2011-04-18 - 2011-04-19 |
| 開催地（和） | 神戸大学 瀧川記念館 |
| 開催地（英） | Kobe University Takigawa Memorial Hall |
| テーマ（和） | メモリ（DRAM、SRAM、フラッシュ、新規メモリ）技術 |
| テーマ（英） | Memory Device Technologies |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2011-04-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 局所電子注入による非対称パスゲートトランジスタを用いた8T-SRAMにおけるハーフセレクトディスターブの抑制 |
| サブタイトル（和） | |
| タイトル（英） | Suppress of Half Select Disturb in 8T-SRAM by Local Injected Electron Asymmetric Pass Gate Transistor |
| サブタイトル（英） | |
| キーワード(1)（和/英） | SRAM / SRAM |
| キーワード(2)（和/英） | 8T-SRAM / 8T-SRAM |
| キーワード(3)（和/英） | 局所電子注入 / Local electron injection |
| キーワード(4)（和/英） | ハーフセレクトディスターブ / Half select disturb |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 宮地 幸祐 / Kousuke Miyaji / ミヤジ コウスケ |
| 第1著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： Univ. of Tokyo) |
| 第2著者 氏名（和/英/ヨミ） | 本田 健太郎 / Kentaro Honda / ホンダ ケンタロウ |
| 第2著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： Univ. of Tokyo) |
| 第3著者 氏名（和/英/ヨミ） | 田中丸 周平 / Shuhei Tanakamaru / タナカマル シュウヘイ |
| 第3著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： Univ. of Tokyo) |
| 第4著者 氏名（和/英/ヨミ） | 宮野 信治 / Shinji Miyano / ミヤノ シンジ |
| 第4著者 所属（和/英） | 半導体理工学研究センター (略称： 半導体理工学研究センター) Semiconductor Technology Academic Research Center (略称： STARC) |
| 第5著者 氏名（和/英/ヨミ） | 竹内 健 / Ken Takeuchi / タケウチ ケン |
| 第5著者 所属（和/英） | 東京大学 (略称： 東大) University of Tokyo (略称： Univ. of Tokyo) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-04-19 11:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2011-13 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.6 |
| ページ範囲 | pp.71-76 |
| ページ数 | 6 |
| 発行日 | 2011-04-11 (ICD) |
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