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| 講演抄録／キーワード | ||
| 講演名 | 2011-10-20 14:20 ブロックLIMと次数縮小モデルを用いた非線形素子を含む多導体系の高速シミュレーション ○關根惟敏・浅井秀樹（静岡大）  CAS2011-41 NLP2011-68 |
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| 抄録 | （和） | 本稿では，ブロックLIM（Latency Insertion Method）と次数縮小手法に基づく高速回路シミュレーション手法について提案する．ブロックLIMは陽的なleapfrog型の差分法を採用した，効率的な過渡解析手法の一つである．ブロックLIMでは，電圧と電流の双対性を適切に利用し，それぞれの変数の時間配置を半ステップずらことで，局所的なブロックごとに独立した更新処理を行っている．提案手法では，局所的なブロックの次数縮小モデルを作成し，ブロックLIMの更なる高速化を行う．回路分割と次数縮小手法を組み合わせた他の従来法と異なり，提案手法は特別な操作を行うことなく回路網を分割し，過渡解析全体のコストを削減することができる．数値検証により，提案手法はCMOSインバータの接続された多導体伝送線路の解析に適していることを示す． |
| （英） | This paper describes a fast circuit simulation technique based on the block-latency insertion method (block-LIM) and a model order reduction (MOR) technique. The block-LIM is one of the efficient transient analysis methods adopting an explicit leapfrog finite difference method. In the block-LIM, due to duality of voltage and current variables, they are successfully separated from each other by using a staggered time step placement. Thus, each of them can be updated individually within a local block through a time stepping procedure. In this work, we build a reduced order model of the partitioned local block to improve the efficiency of the block-LIM. Compared to other circuit partitioning techniques coupled with the MOR, the order-reduced block-LIM can easily decrease whole computational costs of the transient simulation. Numerical results show that our approach is adequate for the fast simulation of tightly coupled multiconductor transmission lines with CMOS inverters. | |
| キーワード | （和） | ブロックLIM（Latency Insertion Method） / CMOSインバータ / 高速回路シミュレーション / モデル次数縮小 / / / / |
| （英） | block latency insertion method / CMOS inverter / fast circuit simulation / model order reduction / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 242, CAS2011-41, pp. 49-54, 2011年10月. | |
| 資料番号 | CAS2011-41 | |
| 発行日 | 2011-10-13 (CAS, NLP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2011-41 NLP2011-68 |
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| 研究会情報 | |
| 研究会 | CAS NLP |
| 開催期間 | 2011-10-20 - 2011-10-21 |
| 開催地（和） | 静岡大学 |
| 開催地（英） | Shizuoka Univ. |
| テーマ（和） | 回路とシステム一般 |
| テーマ（英） | Circuit and System, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | CAS |
| 会議コード | 2011-10-CAS-NLP |
| 本文の言語 | 日本語 |
| タイトル（和） | ブロックLIMと次数縮小モデルを用いた非線形素子を含む多導体系の高速シミュレーション |
| サブタイトル（和） | |
| タイトル（英） | Fast Simulation of Multiconductor System with Nonlinear Devices by Using Block-Latency Insertion Method and Reduced Order Model |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ブロックLIM（Latency Insertion Method） / block latency insertion method |
| キーワード(2)（和/英） | CMOSインバータ / CMOS inverter |
| キーワード(3)（和/英） | 高速回路シミュレーション / fast circuit simulation |
| キーワード(4)（和/英） | モデル次数縮小 / model order reduction |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 關根 惟敏 / Tadatoshi Sekine / セキネ タダトシ |
| 第1著者 所属（和/英） | 静岡大学 (略称： 静岡大) Shizuoka University (略称： Shizuoka Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 浅井 秀樹 / Hideki Asai / アサイ ヒデキ |
| 第2著者 所属（和/英） | 静岡大学 (略称： 静岡大) Shizuoka University (略称： Shizuoka Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-10-20 14:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CAS |
| 資料番号 | CAS2011-41, NLP2011-68 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.242(CAS), no.243(NLP) |
| ページ範囲 | pp.49-54 |
| ページ数 | 6 |
| 発行日 | 2011-10-13 (CAS, NLP) |
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