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講演抄録/キーワード
講演名 2011-10-21 09:50
VLIW ProcessorにおけるMixed Power Gatingの研究
石井義史王 蔚涵天野英晴慶大CPSY2011-26
抄録 (和) 半導体プロセスの微細化により, LSIの漏れ電流(リーク)による消費電力の増加
が問題になっている. このリークを効果的に削減する方法として, Power Gating(PG)がある. PGでは, 回路とグランドの間にパワースイッチを挿入し, スイッチをOFF(スリープ)することでリーク電力を削減する. このPGの実装方式で1つあるfine-grained PGを, 小規模なプロセッサコアに対し, 演算ユニット等, 限られた回路領域に適用することでリークを削減できるが, 高い計算性能を持つように拡張されたプロセッサに対し, fine-grained PGを適用すると, fine-grained PGの性質により, 面積オーバーヘッドが増加する. そこで, 面積オーバーヘッドを小さく抑えることのできるcoarse-grained PGと組み合わせたMIxed Power Gatingという手法を提案し, VLIW型に拡張したプロセッサに適用した時のリーク削減効果等を調査した. MiBenchのQSORTで評価した結果, fine-grained PGを適用した回路のみをスリープさせた場合に9.13%, fine-grained PGとcoarse-grained PGを適用した回路の両方をスリープさせた場合に25.1%,全体のリーク電力を削減できた. 
(英) Power Gating (PG) is an effective way to reduce leakage power that becomes a big issue in LSI designs. There are two ways to implement PG: fine-grained PG and coarse-grained PG. In fine-grained PG, sleep control can be done quickly but area overhead is large, while coarse-grained PG can be implemented with small area overhead. By combining them, we proposed a mixed grain power gating and designed VLIW processors which it is applied to, Geyser-VLIW. Through the evaluation of leakage power at 25C, on MiBench QSORT, the leakage power can be reduced by 9.13% in the case of sleeping only fing-grained PG circuits, and it can be reduced by 25.1% in the case of sleeping both fing-grained PG circuits and coarse-grained PG circuits.
キーワード (和) 低消費電力 / パワーゲーティング / プロセッサ / VLIW / / / /  
(英) Low Power / Power Gating / Processor / VLIW / / / /  
文献情報 信学技報, vol. 111, no. 255, CPSY2011-26, pp. 7-12, 2011年10月.
資料番号 CPSY2011-26 
発行日 2011-10-14 (CPSY) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード CPSY2011-26

研究会情報
研究会 CPSY  
開催期間 2011-10-21 - 2011-10-21 
開催地(和) 神戸大学大学院 
開催地(英)  
テーマ(和) ネットワーク、クラウドおよび一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 CPSY 
会議コード 2011-10-CPSY 
本文の言語 日本語 
タイトル(和) VLIW ProcessorにおけるMixed Power Gatingの研究 
サブタイトル(和)  
タイトル(英) Study of Mixed Power Gating on VLIW Processors 
サブタイトル(英)  
キーワード(1)(和/英) 低消費電力 / Low Power  
キーワード(2)(和/英) パワーゲーティング / Power Gating  
キーワード(3)(和/英) プロセッサ / Processor  
キーワード(4)(和/英) VLIW / VLIW  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 石井 義史 / Yoshifumi Ishii / イシイ ヨシフミ
第1著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第2著者 氏名(和/英/ヨミ) 王 蔚涵 / Weihan Wang / オウ イカン
第2著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
第3著者 氏名(和/英/ヨミ) 天野 英晴 / Hideharu Amano / アマノ ヒデハル
第3著者 所属(和/英) 慶應義塾大学 (略称: 慶大)
Keio University (略称: Keio Univ.)
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講演者 第1著者 
発表日時 2011-10-21 09:50:00 
発表時間 20分 
申込先研究会 CPSY 
資料番号 CPSY2011-26 
巻番号(vol) vol.111 
号番号(no) no.255 
ページ範囲 pp.7-12 
ページ数
発行日 2011-10-14 (CPSY) 


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