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| 講演抄録／キーワード | ||
| 講演名 | 2011-10-24 14:45 レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ ○藤岡与周（八戸工大）・瀧沢 翔・亀山充隆（東北大）  SIP2011-64 ICD2011-67 IE2011-63 |
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| 抄録 | （和） | 動的再構成ＶＬＳＩプロセッサのコンフィグレーションメモリ容量のサイズを大幅に減少するために，レジスタトランスファレベルパケット転送法を提案している．自律的なパケットデータ転送とオフラインスケジューリング・アロケーションを効果的に用いたセミオートノマスパケットルーティングに基づき，従来の動的再構成並列VLSIプロセッサのコンフィギュレーションメモリ容量の減少を実現している．ローカルメモリの動的再構成も制御メモリ資源減少のために導入されている．各PEのローカルメモリ容量の要求に応じて，部分クロスバスイッチがパケット宛先アドレス情報により制御される．一例として，パケットルーティング制御記憶容量が従来の動的再構成VLSIと比べて1/10に減少できることを明らかにしている． |
| （英） | Register-transfer-level packet routing scheme is proposed for intra-chip data transfer to make the size of configuration memory for dynamically reconfigurable VLSI processors greatly reduced. Configuration memory reduction in the conventional dynamically reconfigurable parallel VLSI processor can be achieved based on semi-autonomous packet routing, where both autonomous packet data transfer and offline scheduling/allocation are effectively utilized. Dynamic reconfiguration of local memories is also introduced to utilize the control memory resources. According to requirement of the local memory capacity for each PE, partial crossbar switches are controlled by the packet destination address information. It is demonstrated that the packet-routing control storage capacity can be reduced to about 1/10 in some parallel processing example compared to the conventional dynamically reconfigurable VLSI. | |
| キーワード | （和） | 粗粒度再構成可能VLSIプロセッサ / セミオートノマスパケットルーティング / ローカルメモリの動的再構成 / コンフィギュレーションメモリ / / / / |
| （英） | coarse-grain reconfigurable VLSI processor / semi-autonomous packet routing / dynamic reconfiguration of local memories / configuration memory / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 258, ICD2011-67, pp. 13-18, 2011年10月. | |
| 資料番号 | ICD2011-67 | |
| 発行日 | 2011-10-17 (SIP, ICD, IE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SIP2011-64 ICD2011-67 IE2011-63 |
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| 研究会情報 | |
| 研究会 | ICD IE SIP IPSJ-SLDM |
| 開催期間 | 2011-10-24 - 2011-10-25 |
| 開催地（和） | 一の坊（仙台） |
| 開催地（英） | Ｉｃｈｉｎｏｂｏ(Sendai) |
| テーマ（和） | プロセッサ，DSP，画像処理技術および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2011-10-ICD-IE-SIP-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | レジスタトランスファレベルパケット転送に基づく動的再構成VLSIプロセッサアーキテクチャ |
| サブタイトル（和） | |
| タイトル（英） | Architecture of a Dynamically Reconfigurable VLSI Processor Based on Register-Transfer-Level Packet Transfer |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 粗粒度再構成可能VLSIプロセッサ / coarse-grain reconfigurable VLSI processor |
| キーワード(2)（和/英） | セミオートノマスパケットルーティング / semi-autonomous packet routing |
| キーワード(3)（和/英） | ローカルメモリの動的再構成 / dynamic reconfiguration of local memories |
| キーワード(4)（和/英） | コンフィギュレーションメモリ / configuration memory |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤岡 与周 / Yoshichika Fujioka / フジオカ ヨシチカ |
| 第1著者 所属（和/英） | 八戸工業大学 (略称： 八戸工大) Hachinohe Institute of Technology (略称： Hachinohe Inst. of Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 瀧沢 翔 / Sho Takizawa / タキザワ ショウ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 亀山 充隆 / Michitaka Kameyama / カメヤマ ミチタカ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-10-24 14:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | SIP2011-64, ICD2011-67, IE2011-63 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.257(SIP), no.258(ICD), no.259(IE) |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2011-10-17 (SIP, ICD, IE) |
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