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| 講演抄録／キーワード | ||
| 講演名 | 2011-10-25 13:55 動的再構成可能アクセラレータを有するヘテロジニアスマルチコアプロセッサのためのデータ転送最小化指向メモリアロケーション ○大林洋介・ハシタ ムトゥマラ ウィシディスーリヤ・張山昌論・亀山充隆（東北大）  SIP2011-74 ICD2011-77 IE2011-73 エレソ技報アーカイブへのリンク：ICD2011-77 |
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| 抄録 | （和） | 低消費電力ヘテロジニアスマルチコアプロセッサ上のアクセラレータコアは，データアクセス速度の向上と並列アクセスを可能にするため複数のメモリモジュールを持ち，各モジュールごとに高速なアドレス生成のためのアドレス生成ユニット(AGU)を持つ．AGUはコア面積低減のため加算器やカウンタなどの簡単な回路のみで構成されているため，データの重複記憶無しで複雑なメモリアクセスを行うのは難しい．データの重複はメモリ容量を浪費しデータ転送時間を大幅に増大させてしまう．本稿ではデータ重複を無くし，データアクセスの並列度を向上させる手法を提案する．ウィンドウ演算を用いた評価では従来手法と比較して全体の処理時間が14\%～85\%削減された． |
| （英） | Accelerator cores in low-power heterogeneous multicore processors have multiple memory modules to increase the data access speed and to enable parallel data access. Recent low-power processors contain address generation units (AGUs) for fast address generation. To reduce the core-area, small functional units such as adders and counters are used in AGUs. Such small functional units make it difficult to implement complex addressing patterns without duplicating the data among multiple memory modules. The data-duplication wastes the memory capacity and increases the data transfer time significantly. This paper proposes a method to remove the memory duplication and to increase the degree of parallelism. To verify the effectiveness of this method, we use window-based media processing which is widely used in many applications. According to the evaluation, the proposed method reduces the total processing time by 14\% to more than 85\% compared to the previous works. | |
| キーワード | （和） | ヘテロジニアスマルチコアプロセッサ / メモリアロケーション / 動的再構成 / マルチコンテクストFPGA / / / / |
| （英） | Heterogeneous multicore / memory allocation / dynamic reconfiguration / multi-context FPGA / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 258, ICD2011-77, pp. 77-82, 2011年10月. | |
| 資料番号 | ICD2011-77 | |
| 発行日 | 2011-10-17 (SIP, ICD, IE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SIP2011-74 ICD2011-77 IE2011-73 エレソ技報アーカイブへのリンク：ICD2011-77 |
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| 研究会情報 | |
| 研究会 | ICD IE SIP IPSJ-SLDM |
| 開催期間 | 2011-10-24 - 2011-10-25 |
| 開催地（和） | 一の坊（仙台） |
| 開催地（英） | Ｉｃｈｉｎｏｂｏ(Sendai) |
| テーマ（和） | プロセッサ，DSP，画像処理技術および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2011-10-ICD-IE-SIP-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 動的再構成可能アクセラレータを有するヘテロジニアスマルチコアプロセッサのためのデータ転送最小化指向メモリアロケーション |
| サブタイトル（和） | |
| タイトル（英） | Data-Transfer-Aware Memory Allocation for Dynamically Reconfigurable Accelerators in Heterogeneous Multicore Processors |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ヘテロジニアスマルチコアプロセッサ / Heterogeneous multicore |
| キーワード(2)（和/英） | メモリアロケーション / memory allocation |
| キーワード(3)（和/英） | 動的再構成 / dynamic reconfiguration |
| キーワード(4)（和/英） | マルチコンテクストFPGA / multi-context FPGA |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 大林 洋介 / Yosuke Ohbayashi / オオバヤシ ヨウスケ |
| 第1著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第2著者 氏名（和/英/ヨミ） | ハシタ ムトゥマラ ウィシディスーリヤ / Hasitha Muthumala Waidyasooriya / ハシタ ムトゥマラ ウィシディスーリヤ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 張山 昌論 / Masanori Hariyama / ハリヤマ マサノリ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 亀山 充隆 / Michitaka Kameyama / カメヤマ ミチタカ |
| 第4著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-10-25 13:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | SIP2011-74, ICD2011-77, IE2011-73 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.257(SIP), no.258(ICD), no.259(IE) |
| ページ範囲 | pp.77-82 |
| ページ数 | 6 |
| 発行日 | 2011-10-17 (SIP, ICD, IE) |
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