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| 講演抄録／キーワード | ||
| 講演名 | 2011-11-30 09:00 3次元積層型浮動小数点乗算器の回路分割手法に関する研究 ○川合一茂・多田十兵衛（山形大）・江川隆輔・小林広明（東北大）・後藤源助（山形大）  CPM2011-162 ICD2011-94 |
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| 抄録 | （和） | 近年，LSIの更なる性能向上の手段として３次元積層技術が注目されている．３次元積層技術を用いて演算回路を実装する場合，演算回路を回路分割手法に基づいていくつかのサブ回路に分割し，各サブ回路が一つの層に実装される．そのため，回路分割手法により演算回路の性能は大きく変化する．本研究では，クリティカルパスと回路規模に着目した浮動小数点乗算器のための回路分割手法を提案する．提案手法は，クリティカルパス中にTSVが挿入されることを可能な限り避けるため，仮数部乗算部のクリティカルパスと正規化・丸め処理部を同一の層に配置する．シミュレーションによる評価の結果，提案手法を用いた３次元積層浮動小数点乗算器は２次元実装の場合と比較して，単精度で最大8%，倍精度で最大17％の高速化を達成した． |
| （英） | Three-dimensional (3-D) integration technologies are attractive for enhancing the speed of the arithmetic circuits. To implement 3-D stacked arithmetic units, effective circuit–partitioning strategies should be applied to exploit the potential of 3-D integration technologies. In this paper, we target a single-precision and a double-precision floating-point multipliers for speed-up the circuit2 by using 3-D integration. Our partitioning strategy is that the parts of the critical-path circuits for multiplication, normalizer and rounder are implemented on the same layer, avoiding to use TSV. The simulation analysis shows that the delay time reduces to 92% for a single-precision and 83% for a double-precision multipliers, as compared with those of the conventional 2-D floating-point multipliers | |
| キーワード | （和） | ３次元積層技術 / 浮動小数点乗算器 / / / / / / |
| （英） | 3-D integration / floating-point multiplier / / / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 327, ICD2011-94, pp. 67-72, 2011年11月. | |
| 資料番号 | ICD2011-94 | |
| 発行日 | 2011-11-21 (CPM, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPM2011-162 ICD2011-94 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2011-11-28 - 2011-11-30 |
| 開催地（和） | ニューウェルシティ宮崎 |
| 開催地（英） | NewWelCity Miyazaki |
| テーマ（和） | デザインガイア2011 -VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2011-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | 3次元積層型浮動小数点乗算器の回路分割手法に関する研究 |
| サブタイトル（和） | |
| タイトル（英） | A Circuit Partitioning Strategy for 3-D Integrated Floating-point Multipliers |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ３次元積層技術 / 3-D integration |
| キーワード(2)（和/英） | 浮動小数点乗算器 / floating-point multiplier |
| キーワード(3)（和/英） | / |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 川合 一茂 / Kazushige Kawai / カワイ カズシゲ |
| 第1著者 所属（和/英） | 山形大学 (略称： 山形大) Yamagata University (略称： Yamagata Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 多田 十兵衛 / Jubee Tada / タダ ジュウベエ |
| 第2著者 所属（和/英） | 山形大学 (略称： 山形大) Yamagata University (略称： Yamagata Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 江川 隆輔 / Ryusuke Egawa / エガワ リュウスケ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 小林 広明 / Hiroaki Kobayashi / コバヤシ ヒロアキ |
| 第4著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 後藤 源助 / Gensuke Goto / |
| 第5著者 所属（和/英） | 山形大学 (略称： 山形大) Yamagata University (略称： Yamagata Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-11-30 09:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | CPM2011-162, ICD2011-94 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.326(CPM), no.327(ICD) |
| ページ範囲 | pp.67-72 |
| ページ数 | 6 |
| 発行日 | 2011-11-21 (CPM, ICD) |
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