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| 講演抄録／キーワード | ||
| 講演名 | 2011-11-30 11:20 トランジェントグリッチエネルギーを低減するパワーゲーティングの回路方式の検討 ○太田雄也・工藤 優・宇佐美公良（芝浦工大）  VLD2011-90 DC2011-66 |
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| 抄録 | （和） | 論理セル単位でパワーゲーティング（Power Gating,以下PG）を行う細粒度PGでは、スリープ状態への移行時と復帰時に消費するエネルギーオーバーヘッドが問題となる。特に復帰時に発生するトランジェントグリッチによるエネルギーが、全体のエネルギーオーバーヘッドに占める割合が大きいことが知見として得られている。そこで本論文ではトランジェントグリッチエネルギーを低減するPG回路方式を提案し、細粒度PGによるリーク電力削減効果の向上を図る。 回路シミュレーションを実行する上でe-Shuttle社の65nmプロセスのセルライブラリを使用し、PGによるエネルギー削減効果が現れるスリープサイクル数（Break Even Cycle,以下BEC）を検出することで、評価を行った。 温度25℃で解析した結果、全てのセルにGND側のPSに適用した場合と提案方式を適用した場合を比較して、BECがALUでは約31%、乗算器では約39%減少していることが分かった。この結果から、本提案方式を適用すると、スリープ期間が短い場合でもPGによるエネルギー削減効果が得られることが明らかとなった。 |
| （英） | In fine-grain power gating which performs cell-by-cell power gating (PG) , energy overhead consumed at sleep-in and sleep-out becomes a problem. It has been reported that energy consumption due to transient-glitch which occurs at the sleep-out occupies the large share in the whole energy dissipation. This paper proposes a novel PG circuit scheme to reduce transient-glitch energy. Reduction of transient-glitch energy leads to shortening the Break Even Cycle (BEC) which is the minimum idle cycles required to get energy saving in fine-grain PG. We evaluated BEC by applying the proposed scheme. Circuit simulations were performed using the cell library of the e-Shuttle 65nm process technology. Results have demonstrated the BEC is reduced by 31% in ALU and by 39% in Multiplier at 25 degrees C by applying our scheme. Reduction in BEC gives the benefit that energy reduction can be obtained at shorter idle cycles. |
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| キーワード | （和） | 細粒度パワーゲーティング / トランジェントグリッチ / 回路方式 / MTCMOS技術 / / / / |
| （英） | Fine Grain Power Gating / Transient Glitch / Circuit Scheme / MTCMOS Circuits / / / / | |
| 文献情報 | 信学技報, vol. 111, no. 324, VLD2011-90, pp. 221-226, 2011年11月. | |
| 資料番号 | VLD2011-90 | |
| 発行日 | 2011-11-21 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2011-90 DC2011-66 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2011-11-28 - 2011-11-30 |
| 開催地（和） | ニューウェルシティ宮崎 |
| 開催地（英） | NewWelCity Miyazaki |
| テーマ（和） | デザインガイア2011 -VLSI設計の新しい大地― |
| テーマ（英） | Design Gaia 2010 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2011-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | トランジェントグリッチエネルギーを低減するパワーゲーティングの回路方式の検討 |
| サブタイトル（和） | |
| タイトル（英） | Power-Gating Circuit Scheme for Transient-Glitch Energy Reduction |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 細粒度パワーゲーティング / Fine Grain Power Gating |
| キーワード(2)（和/英） | トランジェントグリッチ / Transient Glitch |
| キーワード(3)（和/英） | 回路方式 / Circuit Scheme |
| キーワード(4)（和/英） | MTCMOS技術 / MTCMOS Circuits |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 太田 雄也 / Yuya Ohta / オオタ ユウヤ |
| 第1著者 所属（和/英） | 芝浦工業大学 (略称： 芝浦工大) Shibaura Institute of Technology (略称： Shibaura Institute of Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 工藤 優 / Masaru Kudo / クドウ マサル |
| 第2著者 所属（和/英） | 芝浦工業大学 (略称： 芝浦工大) Shibaura Institute of Technology (略称： Shibaura Institute of Tech.) |
| 第3著者 氏名（和/英/ヨミ） | 宇佐美 公良 / Kimiyoshi Usami / ウサミ キミヨシ |
| 第3著者 所属（和/英） | 芝浦工業大学 (略称： 芝浦工大) Shibaura Institute of Technology (略称： Shibaura Institute of Tech.) |
| 講演者 | 第1著者 |
| 発表日時 | 2011-11-30 11:20:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2011-90, DC2011-66 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.324(VLD), no.325(DC) |
| ページ範囲 | pp.221-226 |
| ページ数 | 6 |
| 発行日 | 2011-11-21 (VLD, DC) |
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