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| 講演名 | 2011-12-15 16:10 ［ポスター講演］逐次比較型ADコンバータのマルチビット化の一手法 ○國方直也・松岡俊匡・谷口研二（阪大）  ICD2011-107 エレソ技報アーカイブへのリンク：ICD2011-107 |
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| 抄録 | （和） | 近年、携帯機器の普及に伴い低消費電力なLSIが要求されている。ADC(Analog to Digital Converter)においても同様であり、様々な種類があるADCの中でも、数MS/s程度のデータレートにおいて高い電力効率を示す逐次比較型(Successive Approximation Register:SAR)ADコンバータが注目されている。SAR-ADCはコンパレータ、SAR-LOGIC、DAC(Digital to Analog Converter)で構成され、2分木探索アルゴリズムを用いた比較動作により、1回の比較で１ビットずつディジタルコードを決定していく。SAR-ADCは低消費電力なアーキテクチャであるが、変換アルゴリズムの面から変換速度は低速である。そこで比較動作をマルチビット化することで従来SAR-ADCの比較動作回数を低減し、より高速動作に適したSAR-ADC構成も提案されている。しかし、マルチビット比較動作に必要となる比較電圧を生成するDACに用いられるキャパシタが非常に多くなってしまい、それにより面積・消費電力共に増大してしまう。本研究では、比較電圧生成に使用するキャパシタの数を抑え、低電力・小面積でマルチビット比較動作可能なSAR-ADCを構成する手法を提案し、実現するために必要となるブロックの解析・設計を行う。 |
| （英） | A multibit SAR(Successive Approximation Register)-ADC is presented.Recent growth of the portable device market requires a low power and a high speed ADC.A SAR-ADC is suitable for low power applications, however the conversion speed is very slow.Multibit operation of SAR-ADC improves operation speed. The problem of multibit SAR-ADC is how to provide multiple reference voltages.In this study, an implementation technique of multibit SAR-ADC using capacitor efficient sub-DAC to provide multiple reference voltages is proposed. | |
| キーワード | （和） | 逐次比較型ADコンバータ / ４端子コンパレータ / マルチビット / ADコンバータ / 高速化 / / / |
| （英） | SAR-ADC / 4input comparator / multibit / ADC / high speed / / / | |
| 文献情報 | 信学技報, vol. 111, no. 352, ICD2011-107, pp. 41-45, 2011年12月. | |
| 資料番号 | ICD2011-107 | |
| 発行日 | 2011-12-08 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2011-107 エレソ技報アーカイブへのリンク：ICD2011-107 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2011-12-15 - 2011-12-16 |
| 開催地（和） | 大阪大学会館 |
| 開催地（英） | |
| テーマ（和） | 学生・若手技術者育成のための研究会 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2011-12-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 逐次比較型ADコンバータのマルチビット化の一手法 |
| サブタイトル（和） | |
| タイトル（英） | A Implementation Technique of a Multibit Successive Approximation Register AD Converter |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 逐次比較型ADコンバータ / SAR-ADC |
| キーワード(2)（和/英） | ４端子コンパレータ / 4input comparator |
| キーワード(3)（和/英） | マルチビット / multibit |
| キーワード(4)（和/英） | ADコンバータ / ADC |
| キーワード(5)（和/英） | 高速化 / high speed |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 國方 直也 / Naoya Kunikata / クニカタ ナオヤ |
| 第1著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 松岡 俊匡 / Toshimasa Matsuoka / マツオカ トシマサ |
| 第2著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 谷口 研二 / Kenji Taniguchi / タニグチ ケンジ |
| 第3著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
| 第4著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2011-12-15 16:10:00 |
| 発表時間 | 110分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2011-107 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.352 |
| ページ範囲 | pp.41-45 |
| ページ数 | 5 |
| 発行日 | 2011-12-08 (ICD) |
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