| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2012-01-26 11:15 2分木構造の剰余SD数演算を用いた算術演算エラー検出回路 ○劉 茜・茂木和弘・魏 書剛（群馬大）  VLD2011-111 CPSY2011-74 RECONF2011-70 |
|
| 抄録 | （和） | 本文は、SD数を用いた高速な算術演算エラー検出回路を提案する。提案するエラー検出回路は、法$2^{p}+1$とした剰余SD数加算器、剰余SD数乗算器、そして2進数から剰余数への変換回路から構成される。SD数加算は、中間和と中間桁上げを2進数に表現することにより高速な剰余加算が行える。剰余加算をもつ2分木構造を 用いた剰余算術回路を設計する。高性能のエラー検出回路を得るため、2分木の段数を最適化することを検討し、積和演算数の語長$n$とエラー検出回路の語長$p$との関係を明らかにする。 |
| （英） | In this paper, a fast residue checker for error detection of arithmetic circuits is presented. The residue checker consists of SD residue adders, SD residue multipliers and binary-to-residue converters. New addition rules are used for generating the intermediate sum and carry with a binary number representation, and the error checker has a binary tree structure of radix-two signed-digit number modulo $m (m=2^{p}+1)$ adders. We also try to find the optimum relationship between an n-bit binary number and a p-digit SD residue number. By using the presented residue arithmetic circuits, the error detection can be performed in real-time for a large product-sum circuit. |
|
| キーワード | （和） | エラー検出 / SD数 / 剰余演算 / 2分木構造 / 剰余チェッカー / / / |
| （英） | Error detection / SD(Signed-Digit) number representation / residue arithmetic / binary tree / residue checker / / / | |
| 文献情報 | 信学技報, vol. 111, no. 397, VLD2011-111, pp. 117-121, 2012年1月. | |
| 資料番号 | VLD2011-111 | |
| 発行日 | 2012-01-18 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2011-111 CPSY2011-74 RECONF2011-70 |
|
| 研究会情報 | |
| 研究会 | VLD CPSY RECONF IPSJ-SLDM |
| 開催期間 | 2012-01-25 - 2012-01-26 |
| 開催地（和） | 慶応義塾大学 日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio University |
| テーマ（和） | 「FPGA応用および一般」 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2012-01-VLD-CPSY-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 2分木構造の剰余SD数演算を用いた算術演算エラー検出回路 |
| サブタイトル（和） | |
| タイトル（英） | Error Checker using Binary tree structure of Residue Signed-Digit Additions |
| サブタイトル（英） | |
| キーワード(1)（和/英） | エラー検出 / Error detection |
| キーワード(2)（和/英） | SD数 / SD(Signed-Digit) number representation |
| キーワード(3)（和/英） | 剰余演算 / residue arithmetic |
| キーワード(4)（和/英） | 2分木構造 / binary tree |
| キーワード(5)（和/英） | 剰余チェッカー / residue checker |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 劉 茜 / Qian Liu / リュウ セン |
| 第1著者 所属（和/英） | 群馬大学 (略称： 群馬大) Gunma University (略称： Gunma Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 茂木 和弘 / Kazuhiro Motegi / モテギ カズヒロ |
| 第2著者 所属（和/英） | 群馬大学 (略称： 群馬大) Gunma University (略称： Gunma Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 魏 書剛 / Shugang Wei / ウェイ ショゴウ |
| 第3著者 所属（和/英） | 群馬大学 (略称： 群馬大) Gunma University (略称： Gunma Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-01-26 11:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2011-111, CPSY2011-74, RECONF2011-70 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.397(VLD), no.398(CPSY), no.399(RECONF) |
| ページ範囲 | pp.117-121 |
| ページ数 | 5 |
| 発行日 | 2012-01-18 (VLD, CPSY, RECONF) |
[研究会発表申込システムのトップページに戻る]