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| 講演抄録／キーワード | ||
| 講演名 | 2012-03-07 14:35 FPGA上に実現した可変レイテンシ回路の性能評価 ○右近祐太・安藤健太・高橋篤司（阪大）  VLD2011-141 |
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| 抄録 | （和） | 現在ICTの基盤となっている集積回路は常に高性能化が求められている. 現在の集積回路の主流方式では, クロックをフリップフロップに同時に入力し, レイテンシを単位時間に固定するため, フリップフロップ間の信号伝搬遅延の 最大値(最大遅延)が回路性能を決める. そのため，最大遅延の削減が大きな設計目標となっているが, その削減は頭打ちになりつつある. そこで我々は, 回路性能が最大遅延に必ずしも依存しないエラー検出回復方式を用いた 可変レイテンシ方式を検討する. 本稿では, 桁上げ伝搬加算器(RCA)を可変レイテンシ回路としてFPGAに実装し, RCAの可変レイテンシ回路としての動作検証と性能評価を行った. その結果, RCAが可変レイテンシ回路としてFPGA上で正常に動作し, 従来方式での動作と比べた場合, 回路性能が向上することを確認した. |
| （英） | The performance of integrated circuits, which are the base of ICT nowaday, is always requested to be improved. In de facto standard of current integrated circuits, the performance of integrated circuits is determined by the maximum delay between flip-flops since the global clock is inputted to flip-flops simultaneously and the latency is fixed at a unit time. Therefore, the reduction of the maximum delay has been pursued, however, it approaches the limit. In this paper, we discuss variable-latency circuits which use the error detection/correction mechanism where the performance is not necessarily bounded by the maximum delay. In experiments, ripple-carry-adder (RCA) is implemented onto FPGA as a variable-latency circuit, and its behavior is verified and its performance is evaluated. As the results, we confirm that the behavior is correct and that the performance is improved compared to a conventional implementation. |
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| キーワード | （和） | エラー検出・回復 / 可変レイテンシ回路 / 遅延エラー / 実効クロック周期 / 設計制約 / FPGA / / |
| （英） | Error Detection/Correction(EDC) / Variable Latency Circuit(VLC) / delay error / effective clock period / design constraint / Field Programmable Gate Array / / | |
| 文献情報 | 信学技報, vol. 111, no. 450, VLD2011-141, pp. 127-132, 2012年3月. | |
| 資料番号 | VLD2011-141 | |
| 発行日 | 2012-02-28 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2011-141 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2012-03-06 - 2012-03-07 |
| 開催地（和） | ビーコンプラザ |
| 開催地（英） | B-con Plaza |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Methodologies for System-on-a-chip |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2012-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGA上に実現した可変レイテンシ回路の性能評価 |
| サブタイトル（和） | |
| タイトル（英） | Performance of the Evaluation of a Variable-Latency-Circuit on FPGA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | エラー検出・回復 / Error Detection/Correction(EDC) |
| キーワード(2)（和/英） | 可変レイテンシ回路 / Variable Latency Circuit(VLC) |
| キーワード(3)（和/英） | 遅延エラー / delay error |
| キーワード(4)（和/英） | 実効クロック周期 / effective clock period |
| キーワード(5)（和/英） | 設計制約 / design constraint |
| キーワード(6)（和/英） | FPGA / Field Programmable Gate Array |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 右近 祐太 / Yuuta Ukon / ウコン ユウタ |
| 第1著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ) |
| 第2著者 氏名（和/英/ヨミ） | 安藤 健太 / Kenta Ando / アンドウ ケンタ |
| 第2著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ) |
| 第3著者 氏名（和/英/ヨミ） | 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ |
| 第3著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-03-07 14:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2011-141 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | no.450 |
| ページ範囲 | pp.127-132 |
| ページ数 | 6 |
| 発行日 | 2012-02-28 (VLD) |
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