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講演抄録/キーワード
講演名 2012-09-20 10:40
A High-Performance Multiplierless Hardware Architecture of the Transform Applied to H.265/HEVC Emerging Video Coding Standard
Wenjun ZhaoTakao OnoyeOsaka Univ.SIS2012-18
抄録 (和) (まだ登録されていません) 
(英) This paper presents a hardware architecture of the transform applied in the emerging video coding standard-HEVC (High Efficiency Video Coding). The transform coding tool is one of the innovational feature adopted by HEVC, because of the variable transform matrix size (from 4x4 to 32x32), while the traditional transform size is 4x4 and 8x8 used by the H.264/AVC. The hardware design proposed in this paper focuses on low cost and high throughput. To obtain such objectives, some simplification strategies were adopted during the implementation, such as reusing part of larger size transform structure by smaller size, and turning multiplications by constant into shift and sum operations. Moreover, the transform architecture proposed in this paper was implemented in the form of pipeline structure. The designed architecture was described using Verilog HDL, and synthesis on an Altera Cyclone IV E FPGA. The results showed that the design achieved a maximum operation frequency of 114.29 MHz, and can process 190.50Msamples/s on average, allowing it to process Class A video se-quences (2560x1600 pixels, 30fps) and Full HD sequences (1920x1080 pixels, 60fps). Therefore, the proposed architecture is capable to processing video sequences with high definition in real time. To the best of our knowledge, this is the first work in the literature that presents fully hardware results on FPGA platform for the HEVC transforms with a variable size from 4x4 to 32x32.
キーワード (和) / / / / / / /  
(英) HEVC / Transform / Hardware architecture / Pipeline structure / / / /  
文献情報 信学技報, vol. 112, no. 207, SIS2012-18, pp. 11-16, 2012年9月.
資料番号 SIS2012-18 
発行日 2012-09-13 (SIS) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード SIS2012-18

研究会情報
研究会 SIS IPSJ-AVM  
開催期間 2012-09-20 - 2012-09-21 
開催地(和) 鳥取県関西本部交流室(大阪梅田) 
開催地(英) Tottori Pref. Osaka Office 
テーマ(和) 知的マルチメディアシステム,一般 
テーマ(英)  
講演論文情報の詳細
申込み研究会 SIS 
会議コード 2012-09-SIS-AVM 
本文の言語 英語 
タイトル(和)  
サブタイトル(和)  
タイトル(英) A High-Performance Multiplierless Hardware Architecture of the Transform Applied to H.265/HEVC Emerging Video Coding Standard 
サブタイトル(英)  
キーワード(1)(和/英) / HEVC  
キーワード(2)(和/英) / Transform  
キーワード(3)(和/英) / Hardware architecture  
キーワード(4)(和/英) / Pipeline structure  
キーワード(5)(和/英) /  
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キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 趙 文軍 / Wenjun Zhao / チョウ ブングン
第1著者 所属(和/英) 大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.)
第2著者 氏名(和/英/ヨミ) 尾上 孝雄 / Takao Onoye /
第2著者 所属(和/英) 大阪大学 (略称: 阪大)
Osaka University (略称: Osaka Univ.)
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講演者 第1著者 
発表日時 2012-09-20 10:40:00 
発表時間 25分 
申込先研究会 SIS 
資料番号 SIS2012-18 
巻番号(vol) vol.112 
号番号(no) no.207 
ページ範囲 pp.11-16 
ページ数
発行日 2012-09-13 (SIS) 


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