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| 講演抄録／キーワード | ||
| 講演名 | 2012-09-28 09:10 組み込みシステムにおけるBCH符号の汎用エンコーダの開発 ○水島永雅・高谷幸宏・小川純司・石川 篤（日立）  IT2012-36 |
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| 抄録 | （和） | フラッシュメモリに高速にデータを記録する組み込みシステムにおいて，誤り訂正に利用するBCH符号のパリティはそのコントローラ内蔵の専用回路で生成する．しかし，適用するフラッシュメモリのベンダや世代で誤り特性は異なるため，様々な符号長と訂正ビット数に対応することが求められている．そこで，パイプライン型の積和演算器に対して，外部RAMに格納した生成多項式とパリティ多項式の係数ビット列を入出力するアーキテクチャに基づくBCH符号の汎用エンコーダを開発した．本アーキテクチャは，従来方式と比べてRAM容量に応じて任意次数の生成多項式に対応することができ，高速な符号化回路の設計が従来方式より容易になる． |
| （英） | For embedded systems that write data into flash memories at high speed, a parity of BCH code used for error correcting of the data is generated by a dedicated circuit included in their controllers. However, error features of flash memories differ depending on vendors or generations. Therefore, the circuit should support various code lengths and correctable error bits. We developed the generalized encoder of BCH code based on an architecture where coefficient bit-strings of both generator and parity polynomials stored in external RAM are input to or output from a pipeline typed sum-product operator. This architecture is able to support arbitrary-degree generator polynomials in response to the RAM capacity like never before, and makes it easier to design high-speed encoder than ever before. | |
| キーワード | （和） | フラッシュメモリ / 誤り訂正 / BCH符号 / 論理回路 / / / / |
| （英） | Flash memory / ECC / BCH code / Logic circuit / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 215, IT2012-36, pp. 31-36, 2012年9月. | |
| 資料番号 | IT2012-36 | |
| 発行日 | 2012-09-20 (IT) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | IT2012-36 |
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| 研究会情報 | |
| 研究会 | IT |
| 開催期間 | 2012-09-27 - 2012-09-28 |
| 開催地（和） | 草津セミナーハウス |
| 開催地（英） | Kusatsu Seminar House |
| テーマ（和） | 誤り訂正符号，一般（誤り訂正符号のワークショップと併催） |
| テーマ（英） | error correcting codes, general |
| 講演論文情報の詳細 | |
| 申込み研究会 | IT |
| 会議コード | 2012-09-IT |
| 本文の言語 | 日本語 |
| タイトル（和） | 組み込みシステムにおけるBCH符号の汎用エンコーダの開発 |
| サブタイトル（和） | |
| タイトル（英） | Development of Generalized Encoder of BCH Code for Embedded System |
| サブタイトル（英） | |
| キーワード(1)（和/英） | フラッシュメモリ / Flash memory |
| キーワード(2)（和/英） | 誤り訂正 / ECC |
| キーワード(3)（和/英） | BCH符号 / BCH code |
| キーワード(4)（和/英） | 論理回路 / Logic circuit |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 水島 永雅 / Nagamasa Mizushima / ミズシマ ナガマサ |
| 第1著者 所属（和/英） | 株式会社 日立製作所 横浜研究所 (略称： 日立) Hitachi, Ltd. Yokohama Research Laboratory (略称： Hitachi) |
| 第2著者 氏名（和/英/ヨミ） | 高谷 幸宏 / Yukihiro Takatani / タカタニ ユキヒロ |
| 第2著者 所属（和/英） | 株式会社 日立製作所 横浜研究所 (略称： 日立) Hitachi, Ltd. Yokohama Research Laboratory (略称： Hitachi) |
| 第3著者 氏名（和/英/ヨミ） | 小川 純司 / Junji Ogawa / オガワ ジュンジ |
| 第3著者 所属（和/英） | 株式会社 日立製作所 横浜研究所 (略称： 日立) Hitachi, Ltd. Yokohama Research Laboratory (略称： Hitachi) |
| 第4著者 氏名（和/英/ヨミ） | 石川 篤 / Atsushi Ishikawa / イシカワ アツシ |
| 第4著者 所属（和/英） | 株式会社 日立製作所 情報・通信システム社 (略称： 日立) Hitachi, Ltd. Information & Telecommunication Systems Company (略称： Hitachi) |
| 第5著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2012-09-28 09:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | IT |
| 資料番号 | IT2012-36 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.215 |
| ページ範囲 | pp.31-36 |
| ページ数 | 6 |
| 発行日 | 2012-09-20 (IT) |
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