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| 講演抄録／キーワード | ||
| 講演名 | 2012-11-27 13:50 HDRアーキテクチャを対象とした同時実行指向スケジューリングを用いたクロック設計考慮低電力化高位合成手法 ○赤坂宏行・柳澤政生・戸川 望（早大）  VLD2012-81 DC2012-47 |
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| 抄録 | （和） | 現在LSIの小型化や高性能化に伴い携帯端末の需要が増加し，電池の耐久性や端末の発熱問題が発生している．また，LSI設計プロセスの微細化に伴い，ゲート遅延に対する配線遅延の割合が増加し続けている．そこで消費電力の削減と配線遅延の予測を図った高位合成が必要となる．本論文ではHDRアーキテクチャを対象に同時実行指向スケジューリングを適用し，クロックツリーの消費エネルギーを含めた全消費エネルギーが最小となるようハドルを構成する手法を提案する．通常よりクロックゲーティングでクロックを遮断するステップ数を増やすことに着目し，同時に実行する演算を増加させるスケジューリングを実行する．高位合成の段階でクロックゲーティングのタイミングを合わせこむことで，論理合成後にクロックゲーティングを適用するよりクロックゲーティングの効果を高める．さらにクロックツリーの消費エネルギーを含めて最小エネルギーとなるようクロックゲーティングタイミングを決定する．計算機実験により提案手法は従来手法と比較して最大21.2%の消費エネルギーを削減できることを確認した． |
| （英） | With the miniaturization of LSIs and its increasing performance, demand for high-functional portable devices has grown significantly. At the same time, the problems for battery runtime and device overheating have occurred. On the other hand, the ratio of an interconnection delay to a gate delay has continued to increase as device feature size decreases. We have to estimate the interconnection delay and reduce energy consumption even in a high-level synthesis stage. In this paper, we propose high-level synthesis considering clock design for HDR architectures with concurrency-oriented scheduling. Firstly we focus on the number of the control steps at which we can apply the clock gating to registers and we schedule and bind operations to be performed at the same time. By adjusting the clock gating timings in a high-level synthesis stage, we enhance the effect of clock gatings than applying clock gatings after logic synthesis. Secondly, we determine the clock gating timings to minimize all energy consumption including clock tree energy. The experimental results show that our proposed algorithm reduces energy consumption by a maximum of 21.2% compared with several conventionalalgorithms. | |
| キーワード | （和） | HDR / 同時実行指向スケジューリング / クロックツリー / クロックゲーティングタイミング / / / / |
| （英） | HDR / concurrency-oriented scheduling / clock tree / clock gating timings / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 320, VLD2012-81, pp. 129-134, 2012年11月. | |
| 資料番号 | VLD2012-81 | |
| 発行日 | 2012-11-19 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2012-81 DC2012-47 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2012-11-26 - 2012-11-28 |
| 開催地（和） | 九州大学百年講堂 |
| 開催地（英） | Centennial Hall Kyushu University School of Medicine |
| テーマ（和） | デザインガイア2012 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2012 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2012-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | HDRアーキテクチャを対象とした同時実行指向スケジューリングを用いたクロック設計考慮低電力化高位合成手法 |
| サブタイトル（和） | |
| タイトル（英） | Energy-efficient High-level Synthesis Considering Clock Design for HDR Architectures |
| サブタイトル（英） | |
| キーワード(1)（和/英） | HDR / HDR |
| キーワード(2)（和/英） | 同時実行指向スケジューリング / concurrency-oriented scheduling |
| キーワード(3)（和/英） | クロックツリー / clock tree |
| キーワード(4)（和/英） | クロックゲーティングタイミング / clock gating timings |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 赤坂 宏行 / Hiroyuki Akasaka / アカサカ ヒロユキ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2012-11-27 13:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2012-81, DC2012-47 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.320(VLD), no.321(DC) |
| ページ範囲 | pp.129-134 |
| ページ数 | 6 |
| 発行日 | 2012-11-19 (VLD, DC) |
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