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| 講演抄録／キーワード | ||
| 講演名 | 2013-01-17 14:50 FPGAアクセラレータと高位合成系を用いた三次元ステンシル計算の実装 ○中村芳大・土肥慶亮・柴田裕一郎・小栗 清（長崎大）  VLD2012-133 CPSY2012-82 RECONF2012-87 |
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| 抄録 | （和） | 本研究では、高位合成系であるMaxeler Technologies社のMaxCompilerとその上位レイヤのフレームワークであるMaxGenFDを用いて、FPGAアクセラレータ上で動作するステンシル計算の設計を行ない，その性能や最適化処理の効果を評価した。その結果、1枚のFPGAチップを用いた環境で1秒間に1.5e+09の格子数を計算でき、最適化前の実装と比較し21.29倍、CPUの実装と比較し5.08倍の性能を確認した。また、最適化のための性能予測手法を提案し、予測値と実測値の比較を行なった。その結果、ステンシル計算を行なうパイプラインの周波数の上昇に伴い予測値と実測値の差の増加が認められ、高い周波数領域においてパイプラインストールの発生が示唆された。 |
| （英） | In this paper, we implemented a stencil computation kernel on an FPGA accelerator using MaxCompiler and MaxGenFD tools, which are a high-level synthesis compiler and its upper-layer framework. The performance evaluation results showed that an optimized system with one FPGA chip calculated 1.5e+09 grids per second, which is 21.29 and 5.08 times faster than baseline implementation and optimized CPU implementation, respectively. We also proposed and evaluated a performance estimation method for FPGA-based stencil computation. The difference between the estimated and measured performance was increased when the pipeline frequency of stencil computation was high, suggesting the pipeline stalls occurred due to the lack of data transfer throughput. | |
| キーワード | （和） | FPGA / FPGAアクセラレータ / 高位合成系 / ステンシル計算 / / / / |
| （英） | FPGA / acceleration / high-level synthesis / stencil computation / / / / | |
| 文献情報 | 信学技報, vol. 112, no. 377, RECONF2012-87, pp. 153-158, 2013年1月. | |
| 資料番号 | RECONF2012-87 | |
| 発行日 | 2013-01-09 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2012-133 CPSY2012-82 RECONF2012-87 |
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| 研究会情報 | |
| 研究会 | CPSY VLD RECONF IPSJ-SLDM |
| 開催期間 | 2013-01-16 - 2013-01-17 |
| 開催地（和） | 慶応義塾大学 日吉キャンパス |
| 開催地（英） | |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2013-01-CPSY-VLD-RECONF-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAアクセラレータと高位合成系を用いた三次元ステンシル計算の実装 |
| サブタイトル（和） | |
| タイトル（英） | Implementation of 3-D stencil computation with an FPGA accelerator and a high level synthesis tool |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | FPGAアクセラレータ / acceleration |
| キーワード(3)（和/英） | 高位合成系 / high-level synthesis |
| キーワード(4)（和/英） | ステンシル計算 / stencil computation |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中村 芳大 / Yoshihiro Nakamura / ナカムラ ヨシヒロ |
| 第1著者 所属（和/英） | 長崎大学 (略称： 長崎大) Nagasaki University (略称： Nagasaki Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 土肥 慶亮 / Keisuke Dohi / ドヒ ケイスケ |
| 第2著者 所属（和/英） | 長崎大学 (略称： 長崎大) Nagasaki University (略称： Nagasaki Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 柴田 裕一郎 / Yuichiro Shibata / シバタ ユウイチロウ |
| 第3著者 所属（和/英） | 長崎大学 (略称： 長崎大) Nagasaki University (略称： Nagasaki Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 小栗 清 / Kiyoshi Oguri / オグリ キヨシ |
| 第4著者 所属（和/英） | 長崎大学 (略称： 長崎大) Nagasaki University (略称： Nagasaki Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-01-17 14:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2012-133, CPSY2012-82, RECONF2012-87 |
| 巻番号（vol） | vol.112 |
| 号番号（no） | no.375(VLD), no.376(CPSY), no.377(RECONF) |
| ページ範囲 | pp.153-158 |
| ページ数 | 6 |
| 発行日 | 2013-01-09 (VLD, CPSY, RECONF) |
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