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講演抄録/キーワード
講演名 2013-03-06 13:40
チャネル長分割を利用した遅延制御回路とその応用
豊田優一中島由貴藤村 徹中武繁寿北九州市大VLD2012-158
抄録 (和) 近年、半導体の微細化が進むにつれて、製造時に生じるばらつきに起因する回路性能のばらつきが顕著になってきている。
そのため、信号を同期させるための遅延素子がマイクロプロセッサやメモリ回路、PLL (Phase Locked Loop)、DLL(Delay Locked Loop)など、様々なところで利用されている。
特に、製造後に遅延時間を調整できる遅延素子PDE (Programmable Delay Elements) が注目されている。
本研究では、MOSトランジスタのチャネル長分割を利用して、新しいPDE 回路を提案する。
提案回路は、遅延調整の線形性に優れているだけでなく、消費電力を大幅に削減できる。
さらに、PDE の応用例として粗粒度指向のデジタルPLL を提案し、PLL 回路全体の消費電力の削減効果について報告する。 
(英) In recent years, as the progress of the semiconductor manufacturing, the variations of circuit performance due to device variations at the manufacturing has become more remarkable.
Hence, the delay elements for synchronizing the signal has been employed in microprocessors, memory circuits, PLL (Phase Locked Loop), DLL,
(Delay Locked Loop), etc.
Especially, PDE (Programmable Delay Elements) is focused which can tune the delay after the manufacturing.
In this paper, we propose a novel PDE circuit based on a channel length decomposition techniques of a MOS transistor.
The proposed circuit provides not only a good linearity of the delay tuning but also a large reduction of dynamic power consumption. Besides, we propose a coarse grain-oriented digital PLL as an example of the application of the PDE, and report the power reduction of our PLL compared with the existing PLL.
キーワード (和) プログラマブル遅延素子 / チャネル長分割 / 位相同期回路 / / / / /  
(英) Programmable Delay Eelements / Channel Length Decomposition / Phase Locked Loop / / / / /  
文献情報 信学技報, vol. 112, no. 451, VLD2012-158, pp. 123-128, 2013年3月.
資料番号 VLD2012-158 
発行日 2013-02-25 (VLD) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2012-158

研究会情報
研究会 VLD  
開催期間 2013-03-04 - 2013-03-06 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英) Design Technology for System-on-Silicon 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2013-03-VLD 
本文の言語 日本語 
タイトル(和) チャネル長分割を利用した遅延制御回路とその応用 
サブタイトル(和)  
タイトル(英) A Delay Control Circuit with Channel Length Decomposition and Its Application 
サブタイトル(英)  
キーワード(1)(和/英) プログラマブル遅延素子 / Programmable Delay Eelements  
キーワード(2)(和/英) チャネル長分割 / Channel Length Decomposition  
キーワード(3)(和/英) 位相同期回路 / Phase Locked Loop  
キーワード(4)(和/英) /  
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キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 豊田 優一 / Yuichi Toyota / トヨタ ユウイチ
第1著者 所属(和/英) 北九州市立大学 (略称: 北九州市大)
University of Kitakyushu (略称: Univ of Kitakyushu)
第2著者 氏名(和/英/ヨミ) 中島 由貴 / Yuki Nakashima / ナカシマ ユキ
第2著者 所属(和/英) 北九州市立大学 (略称: 北九州市大)
University of Kitakyushu (略称: Univ of Kitakyushu)
第3著者 氏名(和/英/ヨミ) 藤村 徹 / Toru Fujimura / フジムラ トオル
第3著者 所属(和/英) 北九州市立大学 (略称: 北九州市大)
University of Kitakyushu (略称: Univ of Kitakyushu)
第4著者 氏名(和/英/ヨミ) 中武 繁寿 / Shigetoshi Nakatake / ナカタケ シゲトシ
第4著者 所属(和/英) 北九州市立大学 (略称: 北九州市大)
University of Kitakyushu (略称: Univ of Kitakyushu)
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講演者 第1著者 
発表日時 2013-03-06 13:40:00 
発表時間 25分 
申込先研究会 VLD 
資料番号 VLD2012-158 
巻番号(vol) vol.112 
号番号(no) no.451 
ページ範囲 pp.123-128 
ページ数
発行日 2013-02-25 (VLD) 


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