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| 講演抄録／キーワード | ||
| 講演名 | 2013-05-16 16:00 RDRアーキテクチャを対象とした時間及び面積オーバーヘッドのないフォールトセキュア高位合成手法 ○川村一志・柳澤政生・戸川 望（早大）  VLD2013-9 |
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| 抄録 | （和） | 本論文では，RDRアーキテクチャを対象とした時間及び面積オーバーヘッドのないフォールトセキュア高位合成手法を提案する．提案手法は，与えられた時間制約，面積制約のもとで演算処理を部分的に二重化し，ソフトエラーに起因するフォールトを検出することで信頼性の向上を図る．計算機実験の結果から，提案手法は従来手法と比較して，時間及び面積のオーバーヘッドなく信頼性を最大37.73%向上させることに成功した． |
| （英） | In this paper, we propose a zero time and area overhead fault-secure high-level synthesis algorithm for RDR architectures. We duplicate some operations under a given time and area constraint and improve reliability by detecting the faults caused by soft errors. Experimental results demonstrate that our algorithm improves reliability by up to 37.73% with zero time and area overhead compared with the conventional approach. | |
| キーワード | （和） | 高位合成 / フォールトセキュア / 並行誤り検出 / 部分二重化 / RDRアーキテクチャ / 配線遅延 / / |
| （英） | high-level synthesis / fault-secure / concurrent error detection / partial redundancy / RDR architecture / interconnection delays / / | |
| 文献情報 | 信学技報, vol. 113, no. 30, VLD2013-9, pp. 67-72, 2013年5月. | |
| 資料番号 | VLD2013-9 | |
| 発行日 | 2013-05-09 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-9 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2013-05-16 - 2013-05-16 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2013-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | RDRアーキテクチャを対象とした時間及び面積オーバーヘッドのないフォールトセキュア高位合成手法 |
| サブタイトル（和） | |
| タイトル（英） | A Zero Time and Area Overhead Fault-Secure High-Level Synthesis Algorithm for RDR Architectures |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis |
| キーワード(2)（和/英） | フォールトセキュア / fault-secure |
| キーワード(3)（和/英） | 並行誤り検出 / concurrent error detection |
| キーワード(4)（和/英） | 部分二重化 / partial redundancy |
| キーワード(5)（和/英） | RDRアーキテクチャ / RDR architecture |
| キーワード(6)（和/英） | 配線遅延 / interconnection delays |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 川村 一志 / Kazushi Kawamura / カワムラ カズシ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-05-16 16:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2013-9 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.30 |
| ページ範囲 | pp.67-72 |
| ページ数 | 6 |
| 発行日 | 2013-05-09 (VLD) |
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