| 講演抄録/キーワード |
| 講演名 |
2013-07-04 10:55
[招待講演]データ補間回路を用いた2-tap DFE付32Gb/sデータ受信器 ○土肥義康・柴崎崇之・檀上 匠・ウィン チャイヴィパース・橋田拓志(富士通研)・宮岡弘樹(富士通セミコンダクター)・星野正格(富士通マイクロソリューションズ)・小柳洋一(富士通研)・山本拓司(富士通米国研)・塚本三六・田村泰孝(富士通研) ICD2013-27 |
| 抄録 |
(和) |
本論文では,プリント回路基板(PCB)上チップ間電気通信において,非同期サンプリングクロックを用いてサンプリングした電圧から,0/1を判定するためのデータ中心を生成するData Interpolatorを用いたCDR(Clock and Data Recovery)を搭載する受信回路について論じる.また,本受信回路は送受信器間の伝送ロス補償のため,連続時間線形等化器と2-tapのDecision Feedback Equalizer(DFE)を有する.また,28nm CMOSテクノロジにより実装され,面積は0.24mm2,消費電力は0.9Vの電源電圧で308mWとなった |
| (英) |
We present a 32Gb/s data-interpolator receiver for electrical chip-to-chip communications. The receiver front-end is clocked using a blind clock signal, which has a plesiochronous relation with the data. The phase alignment between the data and receiver clock is achieved by interpolating the input-signal samples obtained by using the blind clock. The receiver has a continuous-time linear equalizer and a 2-tap loop unrolled DFE using adjustable-threshold comparators. Implemented in 0.24mm2 in a 28-nm CMOS process, the total power consumption is 308mW from a 0.9V supply.
Keyword CDR, Data Interpolator, CTLE, DFE |
| キーワード |
(和) |
CDR / Data Interpolator / CTLE / DFE / 高速インタコネクト / / / |
| (英) |
CDR / Data Interpolator / CTLE / DFE / High-Speed Interconnect / / / |
| 文献情報 |
信学技報, vol. 113, no. 112, ICD2013-27, pp. 19-24, 2013年7月. |
| 資料番号 |
ICD2013-27 |
| 発行日 |
2013-06-27 (ICD) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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ICD2013-27 |