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| 講演抄録／キーワード | ||
| 講演名 | 2013-07-22 10:40 10kA/cm^2プロセスを用いた2-bitビットスライス・アダーの設計と評価 ○高田賢介・早川雄飛・田中雅光・藤巻 朗（名大）  SCE2013-12 |
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| 抄録 | （和） | 現在、様々な研究機関で単一磁束量子（Single Flux Quantum, SFQ）論理回路を用いたディジタル回路の研究が行われている。その中で、我々はマイクロプロセッサの研究を行っている。これまで実証されたSFQマイクロプロセッサでは、ビットシリアル・アーキテクチャが用いられてきた。そこで、マイクロプロセッサのさらなる性能向上のため、ビットスライス・アーキテクチャの導入を念頭にビットスライス・アダーの設計を行った。本稿では、ビットパラレル、シリアル、スライス・アーキテクチャを紹介し、それらに基づくアダーの性能を演算時間と回路規模から比較し評価した。またビット・スライス幅が2ビットのビットスライス・アダーを設計し、AIST 10 kA/cm2 Nbアドバンストプロセスを用いて試作を行い、高速試験において動作実証に成功したので報告する。 |
| （英） | A large number of researches on designing digital circuits by using SFQ logic circuits have been undertaken extensively. We have been developing SFQ microprocessors. In our demonstrated SFQ microprocessors, bit serial architectures were used. In order to increase the performance of the microprocessors, we have designed a bit-slice adder toward introduction of a bit-slice architecture. In this paper, we present a bit-parallel, serial, and slice architectures, and we compare and evaluate the operating times and circuit sizes of the adders based on these architectures. We also report design of a 2-bit bit-slice adder using AIST 10 kA/cm2 niobium advanced process, and demonstration of its high-speed operation. | |
| キーワード | （和） | SFQ論理回路 / 10 kA/cm^2プロセス / 2-bit ビットスライス・アダー / / / / / |
| （英） | SFQ circuit / 10 kA/cm^2 process / 2-bit bit-slice adder / / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 149, SCE2013-12, pp. 11-16, 2013年7月. | |
| 資料番号 | SCE2013-12 | |
| 発行日 | 2013-07-15 (SCE) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SCE2013-12 |
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| 研究会情報 | |
| 研究会 | SCE |
| 開催期間 | 2013-07-22 - 2013-07-22 |
| 開催地（和） | 機械振興会館地下3階2号室 |
| 開催地（英） | Kikaishinkou-kaikan Bldg. |
| テーマ（和） | 信号処理基盤技術及びその応用、一般 |
| テーマ（英） | Signal processing technologies and their applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | SCE |
| 会議コード | 2013-07-SCE |
| 本文の言語 | 日本語 |
| タイトル（和） | 10kA/cm^2プロセスを用いた2-bitビットスライス・アダーの設計と評価 |
| サブタイトル（和） | |
| タイトル（英） | Design and evaluation of the 2-bit Bit-Slice Adder based on 10kA/cm^2 process |
| サブタイトル（英） | |
| キーワード(1)（和/英） | SFQ論理回路 / SFQ circuit |
| キーワード(2)（和/英） | 10 kA/cm^2プロセス / 10 kA/cm^2 process |
| キーワード(3)（和/英） | 2-bit ビットスライス・アダー / 2-bit bit-slice adder |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 高田 賢介 / Kensuke Takata / タカタ ケンスケ |
| 第1著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 早川 雄飛 / Yuhi Hayakawa / ハヤカワ ユウヒ |
| 第2著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 田中 雅光 / Masamitsu Tanaka / タナカ マサミツ |
| 第3著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 藤巻 朗 / Akira Fujimaki / フジマキ アキラ |
| 第4著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-07-22 10:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | SCE |
| 資料番号 | SCE2013-12 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.149 |
| ページ範囲 | pp.11-16 |
| ページ数 | 6 |
| 発行日 | 2013-07-15 (SCE) |
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