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| 講演抄録／キーワード | ||
| 講演名 | 2013-08-02 17:00 FabScalar を用いた可変段数パイプライン構造を有するスーパスカラプロセッサの詳細設計 中林智之・○三好聖二・佐々木敬泰・近藤利夫（三重大）  CPSY2013-27 |
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| 抄録 | （和） | 近年，コンピュータの消費電力の増大が問題となり，プロセッサに高性能と低消費電力の両立が要求されている． 我々は，高性能と低消費電力を両立させる手法として，可変パイプライン段数(VSP: Variable Stages Pipeline)アーキテクチャを提案している．VSPはプロセッサに要求される性能によって動作周波数，パイプライン段数を動的に変化させる．高性能が要求される場合は，高周波数・多段の高性能パイプラインとして，また，要求性能が低く消費電力を抑えることが要求される場合には，低周波数・少段の低消費電力パイプラインとして動作する．このことにより，プロセッサの負荷に応じてパイプライン段数を最適な段数へ動的に変化させることで，高性能と低消費電力の両立を実現している． 我々はこれまでに，シングルパイプラインプロセッサにおいてVSPチップの試作を行い，その有効性を示してきた．しかしながら，スーパースカラプロセッサにおける有効性はプロセッサシミュレータを用いた評価にとどまっていた．そこで本研究では，VSPを搭載したスーパースカラプロセッサのVLSI設計およびその電力評価を目指す．そのための第一歩として，本稿ではFabScalarを用いてVSP構造を持つスーパースカラプロセッサの詳細設計を行う． |
| （英） | This paper designs a high performance and low energy superscalar processor using variable stages pipeline (VSP) technique. Because today's high-performance processors consume a large energy, power efficient processors are required. As one solutions, we propose VSP technique which dynamically modifies pipeline structure according to workload. If the workload is high, the VSP processor works as a high performance deep pipeline processor which is driven by high clock frequency. On the other hand, if the workload is low, the processor unifies some pipeline stages to make shallow pipeline processor, and it works as low energy pipeline processor using low clock frequency. Previously, we demonstrated the effectiveness of VSP technique by designing a single pipeline processor and evaluating energy consumption of fabricated VLSI chip. However, effectiveness of VSP technique for superscalar processor was shown by only simulation results. Therefore, as a first step to demonstrate effectiveness of VSP technique for superscalar, this paper designs superscalar processor using VSP technique. | |
| キーワード | （和） | 低電力プロセッサ / プロセッサアーキテクチャ / 可変段数パイプライン / スーパースカラプロセッサ / / / / |
| （英） | Low-energy processor / Processor architecture / Variable Stages Pipeline / Superscalar processor / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 169, CPSY2013-27, pp. 103-108, 2013年8月. | |
| 資料番号 | CPSY2013-27 | |
| 発行日 | 2013-07-25 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2013-27 |
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| 研究会情報 | |
| 研究会 | DC CPSY |
| 開催期間 | 2013-08-01 - 2013-08-02 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu-Kokusai-Kaigijyo |
| テーマ（和） | 並列／分散／協調とディペンダブルコンピューティングおよび一般 |
| テーマ（英） | Parallel, Distributed and Cooperative Processing |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2013-08-DC-CPSY |
| 本文の言語 | 日本語 |
| タイトル（和） | FabScalar を用いた可変段数パイプライン構造を有するスーパスカラプロセッサの詳細設計 |
| サブタイトル（和） | |
| タイトル（英） | Design of Variable Stages Pipeline Processor on Superscalar Processor |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 低電力プロセッサ / Low-energy processor |
| キーワード(2)（和/英） | プロセッサアーキテクチャ / Processor architecture |
| キーワード(3)（和/英） | 可変段数パイプライン / Variable Stages Pipeline |
| キーワード(4)（和/英） | スーパースカラプロセッサ / Superscalar processor |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中林 智之 / Tomoyuki Nakabayashi / ナカバヤシ トモユキ |
| 第1著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 三好 聖二 / Seiji Miyoshi / ミヨシ セイジ |
| 第2著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 佐々木 敬泰 / Takahiro Sasaki / ササキ タカヒロ |
| 第3著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 近藤 利夫 / Toshio Kondo / コンドウ トシオ |
| 第4著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 講演者 | 第2著者 |
| 発表日時 | 2013-08-02 17:00:00 |
| 発表時間 | 30分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2013-27 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.169 |
| ページ範囲 | pp.103-108 |
| ページ数 | 6 |
| 発行日 | 2013-07-25 (CPSY) |
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