| 講演抄録/キーワード |
| 講演名 |
2013-08-02 14:25
[招待講演]ミッションクリティカルUNIXサーバ向け第10世代16コアSPARC64プロセッサ ○菅 竜二・田中智浩・杉崎 剛・西山龍一・酒林聰太(富士通)・小柳洋一(富士通研)・岩月竜二・早坂和美(富士通)・上村大樹(富士通セミコンダクター)・伊藤 学・小関由知・安達裕幸・古谷和弘・本車田 強(富士通) SDM2013-83 ICD2013-65 |
| 抄録 |
(和) |
28nm CMOSプロセスを用いて16コア、24MB共有2次キャッシュ、システム/DDR3/PCIeインターフェースを搭載し、3.0GHzで動作する、第10世代のSPARC64プロセッサSPARC64 Xを開発しました。2段階読み出し構造を採用することでGPRにおいて面積を33%削減しながらウィンドウ切り替え命令を跨いだアウトオブオーダ実行を可能にしました。14.5Gb/sのシリアルインターフェースマクロを新しく開発し、ccNUMAによる最大64CPUの大規模SMPシステムを構築します。SER耐性強化の更なる強化を目的に複数の回路技術を実装しています。 |
| (英) |
A 10th generation SPARC64 processor is fabricated in enhanced 28nm CMOS process. It runs at 3.0GHz and contains 16 cores with 24MB shared L2 cache and system/DDR3/PCIe interfaces in the 588mm2 die area. Two steps read of GPR enables area reduction of 33% and out-of-order execution across register windows. A large SMP system of up to 64 CPUs with ccNUMA uses a newly developed 14.5Gb/s SerDes. Several techniques are used to mitigate SER. |
| キーワード |
(和) |
プロセッサ / SPARC / レジスタファイル / SerDes / ソフトエラー / / / |
| (英) |
processor / SPARC / register file / SerDes / soft error / / / |
| 文献情報 |
信学技報, vol. 113, no. 173, ICD2013-65, pp. 95-98, 2013年8月. |
| 資料番号 |
ICD2013-65 |
| 発行日 |
2013-07-25 (SDM, ICD) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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