| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2013-10-03 11:10 高信頼メニーコアシステムSmartCoreにおけるTMR実行の提案と評価 ○笹河良介・佐藤真平・吉瀬謙二（東工大）  CPSY2013-32 |
|
| 抄録 | （和） | プロセッサの信頼性向上を目的に，我々は以前より，ネットワークオンチップの支援によりメニーコアプロセッサが持つ冗長性を活用する冗長実行手法のSmartCore システムを提案している． また，それを実現するために，パケット待ち合わせや比較などの特別な機能を持つ高機能ルータアーキテクチャを提案している． 本論文では，TMR（Triple Modular Redundant）実行をサポートするパケット転送方式および高機能ルータを提案する． TMR 実行のためのパケット転送方式と高機能ルータはDMR 実行時のものを基にして設計した． TMR 実行時のネットワーク性能の評価の結果，TMR 実行時の平均レイテンシの増加量は，DMR 実行時の増加量の約2 倍であった． また，冗長ノードの配置において，マスターノード間のネットワークスループットが変化しない配置があることが分かった． |
| （英） | In order to improve the chip-level dependability, we have proposed SmartCore system, NoC-based DMR(Dual Modular Redundant) mechanism by employing inherent redundancies of PEs in many-core processors. We also have proposed a multifunction on-chip router architecture that has additional capabilities to support DMR execution such as packet rendezvous and packet comparison. In this paper, we propose packet traverse rule and a multifunction router in order to support TMR(Triple Modular Redundant) execution. The packet traverse rule and the multifunction router for TMR execution is based on that of DMR execution. We evaluated the network performance in TMR execution by using several common network traffic patterns. The evaluation result shows that the increase of latency by TMR execution is about twice as long as the increase of latency by DMR execution. We also confirm that there is the allocation of TMR node parties which doesn’t show worse throughput. |
|
| キーワード | （和） | ネットワークオンチップ / メニーコアプロセッサ / 三重冗長 / ネットワーク性能 / / / / |
| （英） | Network on Chip / Many-core Processor / Triple Modular Redundancy / Network Performance / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 234, CPSY2013-32, pp. 7-12, 2013年10月. | |
| 資料番号 | CPSY2013-32 | |
| 発行日 | 2013-09-26 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2013-32 |
|
| 研究会情報 | |
| 研究会 | CPSY |
| 開催期間 | 2013-10-03 - 2013-10-03 |
| 開催地（和） | 幕張メッセ |
| 開催地（英） | Makuhari Messe |
| テーマ（和） | ユーザを支えるコンピューティングおよび一般 -パーソナル機器からスマートシティまで- |
| テーマ（英） | Computing for User Supporting, etc -from personal devices to smart cities- |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2013-10-CPSY |
| 本文の言語 | 日本語 |
| タイトル（和） | 高信頼メニーコアシステムSmartCoreにおけるTMR実行の提案と評価 |
| サブタイトル（和） | |
| タイトル（英） | TMR execution on SmartCore system for dependable many-core processors |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network on Chip |
| キーワード(2)（和/英） | メニーコアプロセッサ / Many-core Processor |
| キーワード(3)（和/英） | 三重冗長 / Triple Modular Redundancy |
| キーワード(4)（和/英） | ネットワーク性能 / Network Performance |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 笹河 良介 / Ryosuke Sasakawa / ササカワ リョウスケ |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 佐藤 真平 / Shimpei Sato / サトウ シンペイ |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 第3著者 氏名（和/英/ヨミ） | 吉瀬 謙二 / Kenji Kise / |
| 第3著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Inst. of Tech.) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-10-03 11:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2013-32 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.234 |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2013-09-26 (CPSY) |
[研究会発表申込システムのトップページに戻る]