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| 講演抄録／キーワード | ||
| 講演名 | 2013-11-27 14:00 ［招待講演］TSVを用いた3次元積層向け回路技術の開発 ○長田健一・古田 太・武田健一（日立）  VLD2013-73 CPM2013-117 ICD2013-94 CPSY2013-58 DC2013-39 RECONF2013-41 エレソ技報アーカイブへのリンク：CPM2013-117 ICD2013-94 |
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| 抄録 | （和） | 3次元積層チップの性能を向上させる回路技術を開発した。シリコン貫通電極（TSV：Through Silicon Via）を用いたチップ間通信の性能向上のため、TSV容量の低減技術および標準セルへのTSVセル埋め込みによるオンチップ配線削減技術を開発した。本技術により世界最高水準の電力あたりの伝送レート15 Tbps/Wを達成した。また、3次元積層通信の回路設計のためのTSV電気特性モデルを提案した。さらにプロセスばらつきや電圧変動により積層チップ間で生じるクロックスキューを低減する3Dクロック同期方式を開発し、クロックスキューを60%削減できることを確認した。これらの回路技術はWafer-to-wafer（W2W） ビアラストCu-TSVプロセスを使って積層したチップにより実証した。 |
| （英） | To improve the performance of 3D-stacking using TSV interconnects, circuit techniques were developed. To improve Z-axis transmission performance, a wafer-to-wafer stacking process for lowering the capacitance of TSV was developed. An “embedded TSV“ design for the shorter on-chip wirings was also devised. Z-axis transmission performance was the highest, namely, 15 Tbps/W. TSV circuit model is proposed for circuit design of 3D transmission. Moreover, to reduce the clock skew between the stacked layers arising from global process variations, a 3D clock-synchronization scheme using a reference clock via TSVs was developed. The clock skew between two layers was reduced by 60% using the new clock scheme. We present the first demonstration of two stacked FPGA layers by using wafer-to-wafer via-last Cu-TSV process | |
| キーワード | （和） | TSV / 3D / FPGA / 同期方式 / / / / |
| （英） | TSV / 3D / FPGA / Synchronization scheme / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 323, ICD2013-94, pp. 55-58, 2013年11月. | |
| 資料番号 | ICD2013-94 | |
| 発行日 | 2013-11-20 (VLD, CPM, ICD, CPSY, DC, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-73 CPM2013-117 ICD2013-94 CPSY2013-58 DC2013-39 RECONF2013-41 エレソ技報アーカイブへのリンク：CPM2013-117 ICD2013-94 |
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| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2013-11-27 - 2013-11-29 |
| 開催地（和） | 鹿児島県文化センター |
| 開催地（英） | |
| テーマ（和） | デザインガイア2013 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2013 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | TSVを用いた3次元積層向け回路技術の開発 |
| サブタイトル（和） | |
| タイトル（英） | Circuit design for 3D-stacking using TSV interconnects |
| サブタイトル（英） | |
| キーワード(1)（和/英） | TSV / TSV |
| キーワード(2)（和/英） | 3D / 3D |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | 同期方式 / Synchronization scheme |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 長田 健一 / Kenichi Osada / オサダ ケンイチ |
| 第1著者 所属（和/英） | 株式会社日立製作所 (略称： 日立) Hitachi, Ltd. (略称： Hitachi) |
| 第2著者 氏名（和/英/ヨミ） | 古田 太 / Futoshi Furuta / フルタ フトシ |
| 第2著者 所属（和/英） | 株式会社日立製作所 (略称： 日立) Hitachi, Ltd. (略称： Hitachi) |
| 第3著者 氏名（和/英/ヨミ） | 武田 健一 / Kenichi Takeda / タケダ ケンイチ |
| 第3著者 所属（和/英） | 株式会社日立製作所 (略称： 日立) Hitachi, Ltd. (略称： Hitachi) |
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| 講演者 | 第1著者 |
| 発表日時 | 2013-11-27 14:00:00 |
| 発表時間 | 40分 |
| 申込先研究会 | ICD |
| 資料番号 | VLD2013-73, CPM2013-117, ICD2013-94, CPSY2013-58, DC2013-39, RECONF2013-41 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.320(VLD), no.322(CPM), no.323(ICD), no.324(CPSY), no.321(DC), no.325(RECONF) |
| ページ範囲 | pp.93-96(VLD), pp.55-58(CPM), pp.55-58(ICD), pp.1-4(CPSY), pp.93-96(DC), pp.13-16(RECONF) |
| ページ数 | 4 |
| 発行日 | 2013-11-20 (VLD, CPM, ICD, CPSY, DC, RECONF) |
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