| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2013-11-28 14:10 BASTにおけるテストデータ量削減のためのインバータブロック構成法 ○田中まりか・山崎紘史・細川利典（日大）・吉村正義（九大）・新井雅之（日大）・中尾教伸（読売理工医療福祉専門学校）  VLD2013-85 DC2013-51 |
|
| 抄録 | （和） | LSIのテスト品質を維持しながら，テストデータ量を大幅に削減する手法の一つとして，組込み自己テストと自動テスト生成を組み合わせたテスト手法であるBAST法が提案されている．BASTアーキテクチャにおいて，疑似ランダムパターン発生器で生成された疑似ランダムパターンを決定的パターンに変換するためにビット反転を用いている．BASTを用いた場合のテストデータとなるBASTコードは，ビット反転命令とシフト命令から構成される．シフト命令数はスキャンチェイン長と決定的パターン数に依存し，ビット反転命令数は疑似ランダムパターンと決定的パターンとの衝突ビット数に依存する．そこで，ビット反転命令数を削減するために，インバータブロックの構成法を提案する．本手法を用いた場合のビット反転命令数の削減率をISCAS’89ベンチマーク回路とITC’99ベンチマーク回路に対して評価する． |
| （英） | BAST is one of technique to reduce the amount of test data while maintaining the high test quality using built-in self test and deterministic test generation.On BAST architecture, a bit-flipping technique is used to convert pseudo-random patterns to deterministic patterns.BAST code which is test data on BAST is composed of shift instructions and bit-flipping instructions.The number of shift instructions depends on the number of deterministic patterns and scan chain length, and the number of bit-flipping instructions depends on the number of conflicts between deterministic patterns and pseudo random patterns.In this paper,we propose a method of the inverter block contruction on BAST to reduce the number of bit-flipping instructions.The reduction ratios for the number of bit-flipping instructions are evaluated for ISCAS'89 benchmark circuits and ITC'99 benchmark circuits. | |
| キーワード | （和） | BASTアーキテクチャ / ビット反転命令数 / インバータブロック / スキャンチェイン / / / / |
| （英） | BAST architecture / bit-flipping instructions / inverter blocks / scan chains / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 321, DC2013-51, pp. 171-176, 2013年11月. | |
| 資料番号 | DC2013-51 | |
| 発行日 | 2013-11-20 (VLD, DC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-85 DC2013-51 |
|
| 研究会情報 | |
| 研究会 | VLD DC IPSJ-SLDM CPSY RECONF ICD CPM |
| 開催期間 | 2013-11-27 - 2013-11-29 |
| 開催地（和） | 鹿児島県文化センター |
| 開催地（英） | |
| テーマ（和） | デザインガイア2013 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2013 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2013-11-VLD-DC-SLDM-CPSY-RECONF-ICD-CPM |
| 本文の言語 | 日本語 |
| タイトル（和） | BASTにおけるテストデータ量削減のためのインバータブロック構成法 |
| サブタイトル（和） | |
| タイトル（英） | An inverter block construction method to reduce test data volume on BAST |
| サブタイトル（英） | |
| キーワード(1)（和/英） | BASTアーキテクチャ / BAST architecture |
| キーワード(2)（和/英） | ビット反転命令数 / bit-flipping instructions |
| キーワード(3)（和/英） | インバータブロック / inverter blocks |
| キーワード(4)（和/英） | スキャンチェイン / scan chains |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 田中 まりか / Marika Tanaka / タナカ マリカ |
| 第1著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ) |
| 第2著者 氏名（和/英/ヨミ） | 山崎 紘史 / Hiroshi Yamazaki / ヤマザキ ヒロシ |
| 第2著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ) |
| 第3著者 氏名（和/英/ヨミ） | 細川 利典 / Toshinori Hosokawa / ホソカワ トシノリ |
| 第3著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ) |
| 第4著者 氏名（和/英/ヨミ） | 吉村 正義 / Masayoshi Yoshimura / ヨシムラ マサヨシ |
| 第4著者 所属（和/英） | 九州大学 (略称： 九大) Kyushu University (略称： Kyushu Univ) |
| 第5著者 氏名（和/英/ヨミ） | 新井 雅之 / Masayuki Arai / アライ マサユキ |
| 第5著者 所属（和/英） | 日本大学 (略称： 日大) Nihon University (略称： Nihon Univ) |
| 第6著者 氏名（和/英/ヨミ） | 中尾 教伸 / Michinobu Nakao / ナカオ ミチノブ |
| 第6著者 所属（和/英） | 読売理工医療福祉専門学校 (略称： 読売理工医療福祉専門学校) Yomiuri institute of technology (略称： Yomiuri Institute) |
| 講演者 | 第1著者 |
| 発表日時 | 2013-11-28 14:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2013-85, DC2013-51 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.320(VLD), no.321(DC) |
| ページ範囲 | pp.171-176 |
| ページ数 | 6 |
| 発行日 | 2013-11-20 (VLD, DC) |
[研究会発表申込システムのトップページに戻る]