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| 講演抄録／キーワード | ||
| 講演名 | 2014-01-21 15:00 並列更新カオスタブーサーチハードウェアシステムに用いるSIカオスニューロン集積回路プロトタイプ ○豊田皓仁・田中 秀・堀尾喜彦（東京電機大）・合原一幸（東大）  NLP2013-140 |
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| 抄録 | （和） | カオスニューロダイナミクスにより駆動する指数減衰カオスタブーサーチは，組合せ最適化問題に対する優れた解法の一つである． しかし，同期更新指数減衰カオスタブーサーチは，問題サイズの増加に伴いハードウェアコストも増大する． そこで，アナログ/ディジタル混成ハードウェアシステムとして実装するために，探索アルゴリズムやカオスニューロンモデルの改良が行われた． 本稿では，アナログ/ディジタル混成並列更新指数減衰カオスタブーサーチハードウェアシステムのために提案されたカオスニューロンモデルを，アナログインバータを基本回路とするスイッチト・カレント(SI)回路により実現し，TSMC 0.18um CMOSプロセスにより集積回路化する． 製作した回路では，減衰パラメータkrが8段階で可変可能である． 指数減衰カオスタブーサーチでは，krを調整することで幅広い問題への適用が可能である． 測定結果より，製作したカオスニューロン回路の有効性を示す． |
| （英） | An exponential chaotic tabu search, in which the tabu search is driven by chaotic neurodynamics, has been proposed and applied to combinatorial optimization problems. However, the hardware cost of the synchronous updating exponential chaotic tabu search increases as the size of the problem increases. Therefore, several modifications such as synchronous and parallel updatings of the neuronal states have been introduced in the exponential chaotic tabu search for efficient implementation with analog/digital hybrid hardware systems. In this paper, we design the chaotic neuron circuit suitable for hardware implementation with the analog inverter-based switched-current (SI) circuit technique. Moreover, we implement the SI chaotic neuron circuit with TSMC 0.18um CMOS process. The fabricated circuit can control the decay parameter kr in 8 steps. By adjusting the value of kr, we can solve any type of problems through the hardware system. From measurement results, we confirm effectiveness of the fabricated SI chaotic neuron integrated circuit. |
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| キーワード | （和） | 組合せ最適化問題 / 二次割当問題 / カオスタブーサーチ / カオスニューラルネットワーク / / / / |
| （英） | combinatorial optimization problem / quadratic assignment problem / chaotic taboo search / chaotic neural network / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 383, NLP2013-140, pp. 63-66, 2014年1月. | |
| 資料番号 | NLP2013-140 | |
| 発行日 | 2014-01-14 (NLP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | NLP2013-140 |
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| 研究会情報 | |
| 研究会 | NLP |
| 開催期間 | 2014-01-21 - 2014-01-22 |
| 開催地（和） | ニセコパークホテル |
| 開催地（英） | Niseko Park Hotel |
| テーマ（和） | 一般 |
| テーマ（英） | General |
| 講演論文情報の詳細 | |
| 申込み研究会 | NLP |
| 会議コード | 2014-01-NLP |
| 本文の言語 | 日本語 |
| タイトル（和） | 並列更新カオスタブーサーチハードウェアシステムに用いるSIカオスニューロン集積回路プロトタイプ |
| サブタイトル（和） | |
| タイトル（英） | A prototype switched-current chaotic neuron integrated circuit for the parallel updating chaotic tabu search hardware system |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 組合せ最適化問題 / combinatorial optimization problem |
| キーワード(2)（和/英） | 二次割当問題 / quadratic assignment problem |
| キーワード(3)（和/英） | カオスタブーサーチ / chaotic taboo search |
| キーワード(4)（和/英） | カオスニューラルネットワーク / chaotic neural network |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 豊田 皓仁 / Akihito Toyoda / トヨダ アキヒト |
| 第1著者 所属（和/英） | 東京電機大学 (略称： 東京電機大) Tokyo Denki University (略称： Tokyo Denki Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 田中 秀 / Syu Tanaka / タナカ シュウ |
| 第2著者 所属（和/英） | 東京電機大学 (略称： 東京電機大) Tokyo Denki University (略称： Tokyo Denki Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 堀尾 喜彦 / Yoshihiko Horio / ホリオ ヨシヒコ |
| 第3著者 所属（和/英） | 東京電機大学 (略称： 東京電機大) Tokyo Denki University (略称： Tokyo Denki Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 合原 一幸 / Kazuyuki Aihara / |
| 第4著者 所属（和/英） | 東京大学 (略称： 東大) The University of Tokyo (略称： Univ. of Tokyo) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-01-21 15:00:00 |
| 発表時間 | 20分 |
| 申込先研究会 | NLP |
| 資料番号 | NLP2013-140 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.383 |
| ページ範囲 | pp.63-66 |
| ページ数 | 4 |
| 発行日 | 2014-01-14 (NLP) |
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