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講演抄録/キーワード
講演名 2014-01-29 16:45
CPU密結合型アクセラレータの機械語プログラムからの自動合成
田村真平石浦菜岐佐関西学院大)・神原弘之京都高度技研)・冨山宏之立命館大VLD2013-133 CPSY2013-104 RECONF2013-87
抄録 (和) 本稿では, 機械語プログラムの指定区間を CPU 密結合型アクセラレータに合成する手法を提案する. CPU 密結合型アクセラレータは, CPU のプログラムカウンタが特定番地に達すると起動し, 処理が終わるとプログラムカウンタに復帰番地を書き込むことにより CPU に制御を戻す. また, アクセラレータは CPU のレジスタファイルやメモリに直接アクセスすることにより CPU とのデータ授受を行う. 本手法では, 機械語プログラムの指定部分を制御付きデータフローグラフに変換し, これにレジスタファイルアクセス演算やプログラムカウンタ更新演算を挿入した後, 高位合成のバックエンドによりハードウェアを合成する. 本稿では, 機械語プログラム全体にデータフロー解析を行って, 不要なレジスタファイルアクセス演算の挿入を抑制するとともに, アクセラレータと CPU の実行切り替え時のパイプラインの状態まで考慮した効率的な演算のスケジューリングを行う. 本手法を高位合成システム ACAP に実装し, 評価実験を行った. その結果, CPU にその約 0.5 倍から約 1.4 倍のハードウェアを追加することにより, プログラム全体の実行速度を約 1.5 倍から 3 倍に高速化することができた. 
(英) This article presents a method of synthesizing hardware that accelerates specified sections of binary programs. The accelerator is tightly coupled with a CPU; it watches the program counter of the CPU to start execution when the specified addresses are reached, and it returns control to the CPU by rewriting the program counter. It also shares data with CPU by directly accessing the register file and the main memory. In our method, operations for accessing the register file and the program counter are added to a control dataflow graph (CDFG) derived from the specified machine code segments, which is fed into a high-level synthesis back-end. CDFGs are optimized by 1) removing redundant register file access operations based on dataflow analysis of the entire machine program, and 2) by scheduling operations considering the pipeline status of the CPU. The proposed method has been implemented on top of the ACAP high-level synthesizer. The experimental results show that the entire program execution speed was accelerated by 1.5 to 3.0 times at the cost of 50% to 140% increase in the hardware size.
キーワード (和) 高位合成 / 機械語プログラム / ハードウェア/ソフトウェア協調設計 / CPU 密結合型アクセラレータ / / / /  
(英) High-Level Synthesis / machine language program / hardware/software codesign / hardware accelerator tightly coupled with CPU / / / /  
文献情報 信学技報, vol. 113, no. 416, VLD2013-133, pp. 185-190, 2014年1月.
資料番号 VLD2013-133 
発行日 2014-01-21 (VLD, CPSY, RECONF) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2013-133 CPSY2013-104 RECONF2013-87

研究会情報
研究会 IPSJ-SLDM CPSY RECONF VLD  
開催期間 2014-01-28 - 2014-01-29 
開催地(和) 慶応義塾大学 日吉キャンパス 
開催地(英) Hiyoshi Campus, Keio University 
テーマ(和) FPGA応用および一般 
テーマ(英) FPGA Applications, etc 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-01-SLDM-CPSY-RECONF-VLD 
本文の言語 日本語 
タイトル(和) CPU密結合型アクセラレータの機械語プログラムからの自動合成 
サブタイトル(和)  
タイトル(英) Binary Synthesis of Hardware Accelerator Tightly Coupled with CPU 
サブタイトル(英)  
キーワード(1)(和/英) 高位合成 / High-Level Synthesis  
キーワード(2)(和/英) 機械語プログラム / machine language program  
キーワード(3)(和/英) ハードウェア/ソフトウェア協調設計 / hardware/software codesign  
キーワード(4)(和/英) CPU 密結合型アクセラレータ / hardware accelerator tightly coupled with CPU  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 田村 真平 / Shimpei Tamura / タムラ シンペイ
第1著者 所属(和/英) 関西学院大学 (略称: 関西学院大)
Kwansei Gakuin University (略称: Kwansei Gakuin Univ.)
第2著者 氏名(和/英/ヨミ) 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ
第2著者 所属(和/英) 関西学院大学 (略称: 関西学院大)
Kwansei Gakuin University (略称: Kwansei Gakuin Univ.)
第3著者 氏名(和/英/ヨミ) 神原 弘之 / Hiroyuki Kanbara / カンバラ ヒロユキ
第3著者 所属(和/英) 京都高度技術研究所 (略称: 京都高度技研)
ASTEM RI/KYOTO (略称: ASTEM)
第4著者 氏名(和/英/ヨミ) 冨山 宏之 / Hiroyuki Tomiyama / トミヤマ ヒロユキ
第4著者 所属(和/英) 立命館大学 (略称: 立命館大)
Ritsumeikan University (略称: Ritsumeikan Univ.)
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講演者 第1著者 
発表日時 2014-01-29 16:45:00 
発表時間 25分 
申込先研究会 VLD 
資料番号 VLD2013-133, CPSY2013-104, RECONF2013-87 
巻番号(vol) vol.113 
号番号(no) no.416(VLD), no.417(CPSY), no.418(RECONF) 
ページ範囲 pp.185-190 
ページ数
発行日 2014-01-21 (VLD, CPSY, RECONF) 


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