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講演抄録/キーワード
講演名 2014-03-03 16:00
故障解析に耐性を持つラッチを利用したAES暗号回路
史 又華谷口寛彰戸川 望柳澤政生早大VLD2013-140
抄録 (和) 暗号技術は複雑な数学的理論を安全性の根拠としているため安全性が高いとされている.しかし近年,暗号アルゴリズムに対してではなく,暗号回路そのものに攻撃を仕掛ける故障解析が脅威となってきている.故障解析にはレーザーや異常電圧やクロックグリッチが使用されるが,攻撃の容易さからクロックグリッチによる攻撃が注目されている.クロックグリッチによる故障を検出するためにはラウンド間での故障を検出する必要があるが,そのための実装方法として,回路を三重化して比較する空間冗長化や,同じ処理を2回行って比較する時間冗長化が存在する.前者は3倍以上の面積オーバーヘッドが存在し,後者は最大で2倍の時間オーバーヘッドが存在するという問題点がある.本稿ではラッチを用いたAES暗号回路を提案する.提案手法では小面積,高速でクロックグリッチによる故障解析に耐性を持たせることを可能にした.提案手法は,攻撃者にとって意味があるクロックグリッチにおいて,データレジスタにおける故障の検出率を100%とするとともに,データレジスタに一度故障が起きた場合でも最終的な暗号処理結果を100%正しくすることを可能にした. 
(英) In general, cryptography is considered to be secure because it is based on complicated mathematical theories. In recent year, however, attacks on not crypto algorithms but hardware implementations such as fault analysis methods have posed new security threats. Cryptographic circuits are prone to fault analysis that intend to retrieve secret data by means of malicious fault injection. Clock-adjustment, voltage change, and laser manipulation can be used to inject malicious faults during the execution of a crypto circuit. As countermeasures against fault analysis, area-redundant methods such as triple modular redundant(TMR) and timing-redundant methods have been proposed at the cost of area or throughput. In this paper, we proposed a latch-based AES encryption circuit, with 18.1% area overhead and 5% throughput improvement, which can detect all the possible errors during the fault analysis region of clock glitch based fault analysis. In addition to fault analysis detection, the proposed method can also prevent the transmission and the use of erroneous results, and then can guarantee the correctness of the final encrypted outputs.
キーワード (和) AES / サイドチャネル攻撃 / 故障解析 / タイムボローイング / / / /  
(英) advanced encryption standard / side-channel attacks / fault analysis / time borrowing end{ekeyword} / / / /  
文献情報 信学技報, vol. 113, no. 454, VLD2013-140, pp. 37-42, 2014年3月.
資料番号 VLD2013-140 
発行日 2014-02-24 (VLD) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード VLD2013-140

研究会情報
研究会 VLD  
開催期間 2014-03-03 - 2014-03-05 
開催地(和) 沖縄県青年会館 
開催地(英) Okinawa Seinen Kaikan 
テーマ(和) システムオンシリコンを支える設計技術 
テーマ(英) Design Technology for System-on-Silicon 
講演論文情報の詳細
申込み研究会 VLD 
会議コード 2014-03-VLD 
本文の言語 日本語 
タイトル(和) 故障解析に耐性を持つラッチを利用したAES暗号回路 
サブタイトル(和)  
タイトル(英) Latch-based AES Encryption Circuit Against Fault Analysis 
サブタイトル(英)  
キーワード(1)(和/英) AES / advanced encryption standard  
キーワード(2)(和/英) サイドチャネル攻撃 / side-channel attacks  
キーワード(3)(和/英) 故障解析 / fault analysis  
キーワード(4)(和/英) タイムボローイング / time borrowing end{ekeyword}  
キーワード(5)(和/英) /  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 史 又華 / Youhua Shi / シ ヨウカ
第1著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第2著者 氏名(和/英/ヨミ) 谷口 寛彰 / Hiroaki Taniguchi / タニグチ ヒロアキ
第2著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第3著者 氏名(和/英/ヨミ) 戸川 望 / Nozomu Togawa / トガワ ノゾム
第3著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
第4著者 氏名(和/英/ヨミ) 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ
第4著者 所属(和/英) 早稲田大学 (略称: 早大)
Waseda University (略称: Waseda Univ.)
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講演者 第1著者 
発表日時 2014-03-03 16:00:00 
発表時間 25分 
申込先研究会 VLD 
資料番号 VLD2013-140 
巻番号(vol) vol.113 
号番号(no) no.454 
ページ範囲 pp.37-42 
ページ数
発行日 2014-02-24 (VLD) 


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