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| 講演抄録／キーワード | ||
| 講演名 | 2014-03-04 16:10 ［記念講演］Co-simulation Framework for Streamlining Microprocessor Development on Standard ASIC Design Flow ○Tomoyuki Nakabayashi・Tomoyuki Sugiyama・Takahiro Sasaki（Mie Univ.）・Eric Rotenberg（NCSU）・Toshio Kondo（Mie Univ.）  VLD2013-154 |
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| 抄録 | （和） | 近年，プロセッサは計算性能を向上するためにより複雑なアーキテクチャを採用しており，最先端プロセッサの設計・試作にかかる時間の増加が問題となっている． 本研究で我々は，register transfer level (RTL) シミュレーションだけでなくゲートレベル・トランジスタレベルシミュレーションに加えて試作後のチップをLSIテスターで評価する際まで一貫して使用可能な協調シミュレーションフレームワークを提案する． 提案するフレームワークはオフチップのシステムコールエミュレータを有している． このエミュレータはプロトタイププロセッサを一般的なベンチマークプログラムで評価・検証することを可能とする． さらに，我々はベンチマークを任意の箇所から再開することを可能とするチェックポイント機能の提案を行う． また，チェックポイントからベンチマークを再開した際に，キャッシュの内容を短時間で復元する手法をあわせて提案する． 提案するこれらの機能はプロセッサ設計に特別なハードウェアを一切追加することなく実現している． これらの手法を適用した協調シミュレーションフレームワークを使用することで，プロセッサ開発をより効率的に行うことが可能となる． |
| （英） | As a processor has commonly employed complex microarchitecture, designing a state-of-the-art processor with less effort has become essential for processor research. In this paper, we propose a co-simulation framework for not only RTL simulation but also gate/transistor level simulation, and even chip evaluation with an LSI tester. Our framework includes an off-chip system call emulation mechanism that handles system calls using general load and store instructions. This enables the processor design to involve the execution of general benchmark programs without pseudo-circuits in the processor design. We also propose a checkpoint mechanism that resumes a program from a pre-created checkpoint. Moreover, we propose a cache warming mechanism when resuming from a checkpoint. These mechanisms never require any extra hardware in the processor design and can be consistently used from RTL design to chip fabrication. Therefore, our co-simulation environment streamlines processor development on standard ASIC flows. |
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| キーワード | （和） | 協調シミュレーション / 開発環境 / ASIC設計 / マイクロプロセッサ / / / / |
| （英） | co-simulation / development environment / ASIC design / microprocessor / / / / | |
| 文献情報 | 信学技報, vol. 113, no. 454, VLD2013-154, pp. 113-113, 2014年3月. | |
| 資料番号 | VLD2013-154 | |
| 発行日 | 2014-02-24 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2013-154 |
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| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2014-03-03 - 2014-03-05 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | Design Technology for System-on-Silicon |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2014-03-VLD |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Co-simulation Framework for Streamlining Microprocessor Development on Standard ASIC Design Flow |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 協調シミュレーション / co-simulation |
| キーワード(2)（和/英） | 開発環境 / development environment |
| キーワード(3)（和/英） | ASIC設計 / ASIC design |
| キーワード(4)（和/英） | マイクロプロセッサ / microprocessor |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 中林 智之 / Tomoyuki Nakabayashi / ナカバヤシ トモユキ |
| 第1著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 杉山 智之 / Tomoyuki Sugiyama / スギヤマ トモユキ |
| 第2著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 佐々木 敬泰 / Takahiro Sasaki / ササキ タカヒロ |
| 第3著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 第4著者 氏名（和/英/ヨミ） | ロテンバーグ エリック / Eric Rotenberg / |
| 第4著者 所属（和/英） | ノースカロライナ州立大学 (略称： NCSU) North Carolina State University (略称： NCSU) |
| 第5著者 氏名（和/英/ヨミ） | 近藤 利夫 / Toshio Kondo / コンドウ トシオ |
| 第5著者 所属（和/英） | 三重大学 (略称： 三重大) Mie University (略称： Mie Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-03-04 16:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2013-154 |
| 巻番号（vol） | vol.113 |
| 号番号（no） | no.454 |
| ページ範囲 | p.113 |
| ページ数 | 1 |
| 発行日 | 2014-02-24 (VLD) |
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