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| 講演抄録／キーワード | ||
| 講演名 | 2014-05-29 13:50 ゲートレベルデュアルパイプライン型自己同期回路によるWallace tree乗算器のSOTB65nmCMOSによる設計 ○田村雅人・池田 誠（東大）  VLD2014-8 |
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| 抄録 | （和） | 現代の技術の進歩により、大規模集積回路におけるトランジスタのサイズはますます小さくなってきている。だがその一方で、低電圧で動かしたり、高信頼性を得たりするなど、高い性能を出すことがより難しくなってきている。この原因の一つとして、トランジスタの性能のばらつきが挙げられる。特に現在主流の同期回路ではばらつきによるタイミングマージンの問題が表面化してきている。そこで我々はこの問題を解決するために非同期回路に注目した。非同期回路にも様々な種類があるが、本研究では、ダイナミック回路を用いプリチャージにかかる時間を隠蔽して高速化するゲートレベルデュアルパイプライン型自己同期回路を用いた。今回は65nm プロセスを利用してWallace tree アルゴリズムによる64bit 乗算器を作成した。 |
| （英） | Thanks to recent advances, the size of transistor shrinks and degree of integration becomes high. Butbecause of that advances, synchronous circuit has some problems. One of the problems is PVT variation. This problem increases timing margin and that decreases efficiency of calculation and power consumption. To solve this problem, we propose gate level dual pipeline self synchronous circuit. This circuit uses DCVSL and has precharge phase. In general, precharge phase causes loss of time but this circuit can conceal the overhead of precharge phase by using dual pipeline architecture. In this paper, we introduce Gate Level Dual Pipeline Self-Synchronous Wallace Tree Multiplier. |
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| キーワード | （和） | 自己同期回路 / デュアルパイプライン / Wallace Tree / 乗算器 / / / / |
| （英） | Self Synchronous Circuit / Dual Pipeline / Wallace Tree / Multiplier / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 59, VLD2014-8, pp. 39-44, 2014年5月. | |
| 資料番号 | VLD2014-8 | |
| 発行日 | 2014-05-22 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-8 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2014-05-28 - 2014-05-29 |
| 開催地（和） | 北九州国際会議場 11会議室 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般（5月28日はLSIとシステムのワークショップと共同企画） |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2014-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | ゲートレベルデュアルパイプライン型自己同期回路によるWallace tree乗算器のSOTB65nmCMOSによる設計 |
| サブタイトル（和） | |
| タイトル（英） | SOTB 65nm CMOS Design of Gate-Level Dual Pipeline Self-Synchronous Wallace Tree Multiplier |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 自己同期回路 / Self Synchronous Circuit |
| キーワード(2)（和/英） | デュアルパイプライン / Dual Pipeline |
| キーワード(3)（和/英） | Wallace Tree / Wallace Tree |
| キーワード(4)（和/英） | 乗算器 / Multiplier |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 田村 雅人 / Masato Tamura / タムラ マサト |
| 第1著者 所属（和/英） | 東京大学 (略称： 東大) Tokyo University (略称： Univ. of Tokyo) |
| 第2著者 氏名（和/英/ヨミ） | 池田 誠 / Makoto Ikeda / イケダ マコト |
| 第2著者 所属（和/英） | 東京大学 (略称： 東大) Tokyo University (略称： Univ. of Tokyo) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-05-29 13:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2014-8 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.59 |
| ページ範囲 | pp.39-44 |
| ページ数 | 6 |
| 発行日 | 2014-05-22 (VLD) |
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