| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2014-07-29 09:00 回路分割機構付き高位合成ツールによる分割回路の検証手法 ○松田和也（東京農工大）・三好健文（イーツリーズ・ジャパン）・竹本正志（東京農工大）・船田悟史（イーツリーズ・ジャパン）・中條拓伯（東京農工大）  CPSY2014-17 |
|
| 抄録 | （和） | 近年，従来の回路設計に用いられてきたHDLに替わり，高位合成ツールの活用に注目が集まっている．しかし，複雑なアルゴリズムをハードウェア化する際に，合成回路が大規模化する場合やシミュレーション時間が膨大となる場合がある．そこで，複数FPGAに対する分割実装が用いられるが，FPGAの回路規模やI/Oブロック数による制約が問題となり，検証環境の構築は容易ではない．本研究では，高位合成ツールの合成回路を部分回路に分割し，回路検証用のラッパーを生成することで，部分回路単位での検証を可能とする．高位合成ツールを用いて，FFTを実行するプログラムを合成し，回路分割機構により分割した．各部分回路は，シミュレーションおよびFPGA上で動作検証を行い，正常に動作することを確認した． |
| （英） | In recent years, a high-level synthesis tool has been attracted in designing hardware circuits instead of traditional HDL. However, there exist two issues to implement a complex algorithm into hardware, which brings growing scale of a synthesized circuit and time for simulation. Therefore, though partitioning a circuit into multiple FPGAs is currently put into practical use, there are two constrains in implementation; the scale and the number of I/O blocks in an FPGA. Thus it is difficult to build a verification environment. In this study, we partition a circuit synthesized by a high-level synthesis tool into some reduced circuits. Moreover, the small circuits are equipped with self-verification function with generating a wrapper for each circuit verification. An FFT circuit which is generated by a high-level synthesis tool is partitioned by our proposed circuit partitioning mechanism. We verify the partitioned circuits in RTL simulation as well as implementation on an FPGA in order to confirm our targeted circuits are correctly operated. | |
| キーワード | （和） | 高位合成 / 回路分割 / 回路検証 / / / / / |
| （英） | High Levek Synthesize / HLS / Circuit Partitioning / Circuit Verification / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 155, CPSY2014-17, pp. 43-48, 2014年7月. | |
| 資料番号 | CPSY2014-17 | |
| 発行日 | 2014-07-21 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2014-17 |
|
| 研究会情報 | |
| 研究会 | CPSY DC |
| 開催期間 | 2014-07-28 - 2014-07-30 |
| 開催地（和） | 朱鷺メッセ 新潟コンベンションセンター |
| 開催地（英） | Toki Messe, Niigata |
| テーマ（和） | 並列／分散／協調とディペンダブルコンピューティングおよび一般 |
| テーマ（英） | Parallel, Distributed and Cooperative Processing |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2014-07-CPSY-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 回路分割機構付き高位合成ツールによる分割回路の検証手法 |
| サブタイトル（和） | |
| タイトル（英） | Verification Method of the Split Circuit by High-Level Synthesis Tool in a Circuit Partitioning mechanism |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 高位合成 / High Levek Synthesize |
| キーワード(2)（和/英） | 回路分割 / HLS |
| キーワード(3)（和/英） | 回路検証 / Circuit Partitioning |
| キーワード(4)（和/英） | / Circuit Verification |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 松田 和也 / Kazuya Matsuda / マツダ カズヤ |
| 第1著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TAT) |
| 第2著者 氏名（和/英/ヨミ） | 三好 健文 / Takefumi Miyoshi / ミヨシ タケフミ |
| 第2著者 所属（和/英） | 株式会社イーツリーズ・ジャパン (略称： イーツリーズ・ジャパン) e-trees.Japan,Inc (略称： e-trees.Japan) |
| 第3著者 氏名（和/英/ヨミ） | 竹本 正志 / Masashi Takemoto / タケモト マサシ |
| 第3著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TAT) |
| 第4著者 氏名（和/英/ヨミ） | 船田 悟史 / Satoshi Funada / フナダ サトシ |
| 第4著者 所属（和/英） | 株式会社イーツリーズ・ジャパン (略称： イーツリーズ・ジャパン) e-trees.Japan,Inc (略称： e-trees.Japan) |
| 第5著者 氏名（和/英/ヨミ） | 中條 拓伯 / Hironori Nakajo / ナカジョウ ヒロノリ |
| 第5著者 所属（和/英） | 東京農工大学 (略称： 東京農工大) Tokyo University of Agriculture and Technology (略称： TAT) |
| 講演者 | 第1著者 |
| 発表日時 | 2014-07-29 09:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2014-17 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.155 |
| ページ範囲 | pp.43-48 |
| ページ数 | 6 |
| 発行日 | 2014-07-21 (CPSY) |
[研究会発表申込システムのトップページに戻る]