| 講演抄録/キーワード |
| 講演名 |
2015-03-02 15:45
3次元LSIフロアプラン探索のための重矩形分割の表現方法に関する研究 ○小貝和史・藤吉邦洋(東京農工大) VLD2014-159 |
| 抄録 |
(和) |
3次元LSIのフロアプラン設計でTSVの位置を考慮するために層の重なり情報を含めた表現として重矩形分割が提案された。
重矩形分割とは、2次元LSIのフロアプラン表現としてしばしば用いられるチップを表す矩形の領域を水平および垂直線分により小矩形の領域(部屋)に分割した矩形分割を複数重ねたものである。
しかし、重矩形分割の既存の表現方法は、表現が複雑であったり問題サイズが決まっても表現のサイズが決まらないなどの問題がある方法しか提案されていなかった。
そこで本稿では、重矩形分割を問題サイズの線形長の数列で表現する方法を提案する。 |
| (英) |
A stacked-rectangular-dissection, which consists of several rectangular-dissections, each of which is a rectangular area dissected into some small rectangular regions (rooms) by vertical/horizontal line segments and is often used as a floorplan of 2D-LSI, were proposed for floorplan of 3D-LSI considering a placement of through-silicon-vias (TSVs).
However, conventional representation methods of stacked-rectangular-dissections have several problems, such as the length of a representation is indefinite even if the number of rooms and layers are given.
In this paper, we propose a new representation, whose length is linear length of the number of rooms and layers, of stacked-rectangular-dissections. |
| キーワード |
(和) |
Simulated Annealing / 矩形分割 / 重矩形分割 / / / / / |
| (英) |
Simulated Annealing / Rectangular Dissections / Stacked Rectangular Dissections / / / / / |
| 文献情報 |
信学技報, vol. 114, no. 476, VLD2014-159, pp. 37-41, 2015年3月. |
| 資料番号 |
VLD2014-159 |
| 発行日 |
2015-02-23 (VLD) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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VLD2014-159 |