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講演抄録/キーワード
講演名 2015-03-02 10:35
[招待講演]性能スケーラビリティと機能フレキシビリティを実現する三次元FPGAのためのインテグレーション技術
武田健一青木真由日立SDM2014-163 エレソ技報アーカイブへのリンク:SDM2014-163
抄録 (和) ハイブリッドウェハ接合とビアラスト型シリコン貫通ビア(TSV)を用いたCMOSデバイスのウェハ3層積層を実現した。このハイブリッドウェハ接合は,Cuバンプと封止樹脂の同時接合によってなされ,バンプ間の良好な導通と十分なウェハ接合強度が得られることを,ウェハ表面同士の接合(F2F接合)と表面-裏面接合(B2F接合)とにおいて確認した。ウェハ接合後にTSVを形成するビアラスト型TSVプロセスを適用し,周囲の多層配線の劣化無しに良好な導通が得られることを確認した。このようにして作成した3Dデバイスの信号伝送特性を評価した結果,15 Tbps/Wという高エネルギー効率での信号伝送を確認した。これはおもに約40fFという低いTSV寄生容量に起因する。また,リングオシレータによる評価により,MOSデバイスの禁止領域幅(KOZ)は2 μmの結果が得られた。この値は一般的に報告されているKOZ値より低く,TSVまわりのSi残留応力が低い(TSV端から2 μmで約100MPa)ことによるものと考えられる。 
(英) Three-layer stacked wafer with CMOS devices was demonstrated by using hybrid wafer bonding and via-last through silicon via (TSV) processes. We confirmed that copper/polymer hybrid wafer bonding provides both good bump bonding and voidless underfilling in Face-to-face (F2F) and Back-to-face (B2F). By using backside-via last TSV processes, good electrical connection between TSV and copper/low-k interconnect was successfully obtained without low-k degradation. The highest level transmission performance of 15 Tbps/W was achieved by actualizing low-capacitance TSV (around 40 fF). Additionally, Keep-out-zone (KOZ) was estimated lower than 2 μm according to the ring oscillator measurements. This small KOZ is mainly attributed to low Si stress (~100 MPa at 2 μm distance from TSV edge).
キーワード (和) TSV / ウェハ接合 / ビアラスト / Cu接合 / KOZ / / /  
(英) TSV / Wafer bonding / Via-last / Copper bonding / KOZ / / /  
文献情報 信学技報, vol. 114, no. 469, SDM2014-163, pp. 7-11, 2015年3月.
資料番号 SDM2014-163 
発行日 2015-02-23 (SDM) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード SDM2014-163 エレソ技報アーカイブへのリンク:SDM2014-163

研究会情報
研究会 SDM  
開催期間 2015-03-02 - 2015-03-02 
開催地(和) 機械振興会館 
開催地(英) Kikai-Shinko-Kaikan Bldg 
テーマ(和) 配線・実装技術と関連材料技術 
テーマ(英) http://www.ieice.org/jpn/about/syozai.html 
講演論文情報の詳細
申込み研究会 SDM 
会議コード 2015-03-SDM 
本文の言語 日本語 
タイトル(和) 性能スケーラビリティと機能フレキシビリティを実現する三次元FPGAのためのインテグレーション技術 
サブタイトル(和)  
タイトル(英) Integration Technology of 3D FPGA with Performance Scalability and Function Flexibility 
サブタイトル(英)  
キーワード(1)(和/英) TSV / TSV  
キーワード(2)(和/英) ウェハ接合 / Wafer bonding  
キーワード(3)(和/英) ビアラスト / Via-last  
キーワード(4)(和/英) Cu接合 / Copper bonding  
キーワード(5)(和/英) KOZ / KOZ  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 武田 健一 / Kenichi Takeda /
第1著者 所属(和/英) 株式会社日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
第2著者 氏名(和/英/ヨミ) 青木 真由 / Mayu Aoki /
第2著者 所属(和/英) 株式会社日立製作所 (略称: 日立)
Hitachi, Ltd. (略称: Hitachi)
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講演者 第1著者 
発表日時 2015-03-02 10:35:00 
発表時間 30分 
申込先研究会 SDM 
資料番号 SDM2014-163 
巻番号(vol) vol.114 
号番号(no) no.469 
ページ範囲 pp.7-11 
ページ数
発行日 2015-02-23 (SDM) 


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