| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2015-03-04 09:15 トランジスタ・アレイ方式に基づくPLLの設計及び評価に関する考察 ○三浦祐樹・南里昌志・董 青・中武繁寿（北九州市大）  VLD2014-175 |
|
| 抄録 | （和） | トランジスタ・アレイ(TA)方式とは、単一トランジスタをアレイ状に敷き詰めたパターンの上で、アナログレイアウトを実現する方法であり、自動設計へ適用しやすく、また90$nm$以降の微細プロセスにおける耐ばらつき設計に有効として提案されている。 本研究では、位相同期回路(PLL)を題材にして、TA方式と製造プロセスの微細化度の関係について検証する。 具体的には、0.6$mu m$、180$nm$、65$nm$の3つの製造プロセスにおいて、TA方式に基づきPLLのレイアウトを生成し、面積やVCOの制御電圧に関するポストレイアウトシミュレーションの結果を比較する。 また、0.6$mu m$ではカスタム方式のレイアウトも行い、TA方式と比較する。 さらにチップ製造し、その実測結果についても報告する。 |
| （英） | The transistor array(TA)-style is a layout methodology where an analog layout is configured on the pattern such that unit-transistors of the same size form an array. It contributes to an easy implementation of design automation, and it also serves a design to mitigate the process variability in 90$nm$ beyond. In this work, utilizing a phase locked loop(PLL) circuit as a motif, we verify the relationship between the fine processes and TA-style. We generate the layouts of the PLL based on the TA-style on 0.6$mu m$, 180$nm$, 65$nm$ in three processes, and compare them with respect to the area and the post-layout simulation results of the control voltage of the VCO. Besides, we also generate a custom layout in 0.6$mu m$ process, and fabricate the chip. We report the compare resut with the TA-style one. |
|
| キーワード | （和） | アナログレイアウト / PLL / トランジスタ・アレイ / / / / / |
| （英） | Analog layout / Phase locked loop / Transistor array / / / / / | |
| 文献情報 | 信学技報, vol. 114, no. 476, VLD2014-175, pp. 123-128, 2015年3月. | |
| 資料番号 | VLD2014-175 | |
| 発行日 | 2015-02-23 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2014-175 |
|
| 研究会情報 | |
| 研究会 | VLD |
| 開催期間 | 2015-03-02 - 2015-03-04 |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2015-03-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | トランジスタ・アレイ方式に基づくPLLの設計及び評価に関する考察 |
| サブタイトル（和） | |
| タイトル（英） | On PLL Layouts Evaluation based on Transistor-array Style |
| サブタイトル（英） | |
| キーワード(1)（和/英） | アナログレイアウト / Analog layout |
| キーワード(2)（和/英） | PLL / Phase locked loop |
| キーワード(3)（和/英） | トランジスタ・アレイ / Transistor array |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 三浦 祐樹 / Yuki Miura / ミウラ ユウキ |
| 第1著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第2著者 氏名（和/英/ヨミ） | 南里 昌志 / Atsushi Nanri / ナンリ アツシ |
| 第2著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第3著者 氏名（和/英/ヨミ） | 董 青 / Qing Dong / ドン チン |
| 第3著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第4著者 氏名（和/英/ヨミ） | 中武 繁寿 / Shigetoshi Nakatake / ナカタケ シゲトシ |
| 第4著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 講演者 | 第1著者 |
| 発表日時 | 2015-03-04 09:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2014-175 |
| 巻番号（vol） | vol.114 |
| 号番号（no） | no.476 |
| ページ範囲 | pp.123-128 |
| ページ数 | 6 |
| 発行日 | 2015-02-23 (VLD) |
[研究会発表申込システムのトップページに戻る]