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| 講演抄録／キーワード | ||
| 講演名 | 2015-05-14 15:25 クロックグリッチに基づく故障解析に耐性を持つAES暗号回路 ○平野大輔・史 又華・戸川 望・柳澤政生（早大）  VLD2015-7 |
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| 抄録 | （和） | 近年，暗号回路への攻撃手法として，故障解析が脅威となっている．回路への故障の発生方法には，レーザー照射や電圧変動，クロックグリッチなどの方法があるが，実装や制御の容易性からクロックグリッチが注目されている． 対策手法として，回路を三重化して比較する空間冗長化手法や，同じ処理を2回行って比較する時間冗長化手法が存在する．しかし，これらの手法は面積オーバーヘッド或いは時間オーバーヘッドが大きいという問題点がある． 本稿では，故障解析の誘因となるクロックグリッチを高速に検出可能で，面積オーバーヘッドを4.9%に抑えたAES暗号回路を提案する． |
| （英） | Recently, fault analysis has attracted a lot of attentions as a new kind of side channel attack methods,in which malicious faults are generally injected by attackers through clock glitch generation, voltage change, or laser manipulation during the execution of a crypto circuit. As existing countermeasures against fault analysis, area-redundant and time-redundant methods have been proposed. However they will cause large area overhead or time overhead. Therefore, in this paper, we proposed an AES circuit design that can detect timing faults caused by malicious clock glitches. Experimental results show that the proposed method can detect 100% timing faults at only 4.9% post-layout area overhead. |
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| キーワード | （和） | AES / サイドチャネル攻撃 / 故障解析 / / / / / |
| （英） | advanced encryption standard / side-channel attacks / fault analysis / / / / / | |
| 文献情報 | 信学技報, vol. 115, no. 21, VLD2015-7, pp. 51-55, 2015年5月. | |
| 資料番号 | VLD2015-7 | |
| 発行日 | 2015-05-07 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2015-7 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2015-05-14 - 2015-05-14 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2015-05-VLD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | クロックグリッチに基づく故障解析に耐性を持つAES暗号回路 |
| サブタイトル（和） | |
| タイトル（英） | AES Encryption Circuit against Clock Glitch based Fault Analysis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | AES / advanced encryption standard |
| キーワード(2)（和/英） | サイドチャネル攻撃 / side-channel attacks |
| キーワード(3)（和/英） | 故障解析 / fault analysis |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 平野 大輔 / Daisuke Hirano / ヒラノ ダイスケ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
| 第2著者 氏名（和/英/ヨミ） | 史 又華 / Youhua Shi / シ ヨウカ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
| 第3著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
| 第4著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ) |
| 第5著者 氏名（和/英/ヨミ） | / / |
| 第5著者 所属（和/英） | (略称： ) (略称： ) |
| 第6著者 氏名（和/英/ヨミ） | / / |
| 第6著者 所属（和/英） | (略称： ) (略称： ) |
| 講演者 | 第1著者 |
| 発表日時 | 2015-05-14 15:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2015-7 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | no.21 |
| ページ範囲 | pp.51-55 |
| ページ数 | 5 |
| 発行日 | 2015-05-07 (VLD) |
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