講演抄録/キーワード |
講演名 |
2015-06-16 15:35
ラッチを用いた非同期式パイプライン回路の機能テストに関する一検討 豊嶋太樹・寺山恭平・黒川 敦・○今井 雅(弘前大) DC2015-19 |
抄録 |
(和) |
初期化フェーズによるオーバーヘッドがない 2Phaseハンドシェイクプロトコルに基づく非同期式回路として、記憶素子に Dラッチを使用した MOUSETRAPパイプライン回路が広く用いられている。我々は MOUSETRAPパイプライン回路をフルスキャンテスト化するため、2 種類のスキャン Dラッチを提案し、スタンダードセルライブラリを用いたセルベース設計により評価した。本稿では、スキャン Dラッチのトランジスタレベル回路構成を提案し、ISCAS89 ベンチマーク回路に適用して評価した結果を示す。 |
(英) |
Asynchronous MOUSETRAP pipeline circuit is a simple and fast circuit thanks to the 2-phase handshaking protocol which has no return-to-zero overhead. In the MOUSETRAP circuits, D-latch cells are used as storage elements instead of D-flip flop cells. We have presented two scan D-latches in order to achieve a full scan test of the MOUSETRAP circuit, and have evaluated them using standard cell library. In this paper, a transistor level circuit implementation of the scan D-latch is proposed. Then, evaluation results using the ISCAS89 benchmark combinational circuits are shown. |
キーワード |
(和) |
非同期式回路 / フルスキャンテスト / MOUSETRAPパイプライン回路 / スキャンDラッチ / / / / |
(英) |
Asynchronous circuits / full scan test / MOUSETRAP pipeline circuits / scan D-latch / / / / |
文献情報 |
信学技報, vol. 115, no. 86, DC2015-19, pp. 19-24, 2015年6月. |
資料番号 |
DC2015-19 |
発行日 |
2015-06-09 (DC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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DC2015-19 |